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作者 sasako 在 PTT [ Electronics ] 看板的留言(推文), 共407則

限定看板：Electronics

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[問題] verilog 關於 cordic 的問題

[ Electronics ]34 留言, 推噓總分: +8

作者: logFM3798 - 發表於 2013/10/04 12:47(12年前)

1^F→sasako:有卡才會進步囉！呵呵...雖然我不知道你在問啥10/04 13:41

4^F推sasako:多謝樓上說明我看懂了 Verilog有範圍限制10/04 13:46

5^F→sasako:跟妳要宣告的bits數有關係所以要先知道 A和B的範圍在哪10/04 13:46

6^F→sasako:而近似的演算法要再加上小數點的話老實說不好做10/04 13:47

7^F→sasako:要看你想近似到第幾位那你宣告的bit數又要再多一些10/04 13:47

22^F推sasako:位數不多相對硬體簡單不過你假如想寫configure width那種10/04 16:52

23^F→sasako:就要好好想想 ..10/04 16:52

24^F→sasako:第一次寫不用管gate count多少把行為搞對確定可以合成10/04 16:54

25^F→sasako:我想是第一步..10/04 16:54

31^F→sasako:其實嚇人對我來說是正常的因為我也是這樣走過來10/06 15:18

32^F→sasako:程式就是多寫一直不斷地從失敗中獲取經驗10/06 15:19

[問題] verilog 無法理解的事件

[ Electronics ]3 留言, 推噓總分: +3

作者: cfst906516 - 發表於 2013/08/07 23:58(12年前)

2^F推sasako:因為被化簡掉了壓...除非妳的z是flip flop輸出08/08 17:24

[問題] 解決 timing violation 的技巧？

[ Electronics ]6 留言, 推噓總分: +2

作者: naticom - 發表於 2013/01/29 20:19(13年前)

1^F推sasako:用flip flop切斷critical path在不影響function的情況下01/29 21:52

2^F→sasako:hold time可以到後段用buffer塞...01/29 21:53

3^F→sasako:synthesis的timing constraint下緊一點01/29 21:55

4^F→sasako:合成的時候用的command 以timing為優先01/29 21:55

[問題] verilog 如何省area?

[ Electronics ]13 留言, 推噓總分: +3

作者: kiloxx - 發表於 2012/10/27 22:59(13年前)

5^F→sasako:2F說得不錯要從架構上節省一旦確定架構先求電路穩定10/29 13:40

6^F→sasako:例如你舉的例子 latch的合成往往是不被允許10/29 13:41

7^F→sasako:除非你能確保他合成的行為跟你想一樣10/29 13:41

8^F→sasako:而且你舉的例子一個是FF 一個是latch 跟SRAM沒關係10/29 13:42

9^F→sasako:RAM是用類比去刻出來的然後轉出model 給數位的用...10/29 13:43

[問題] verilog的Arithmetic Operators

[ Electronics ]14 留言, 推噓總分: +3

作者: c871111116 - 發表於 2012/10/12 20:10(13年前)

4^F→sasako:15*9吧！大哥...乘可以被合成很久之前就可以了10/14 01:30

5^F→sasako:初學verilog 怎麼都有正負問題正負明明就是人訂的10/14 01:31

6^F→sasako:只要算出來的結果符合你的答案其實就OK10/14 01:33

7^F→sasako:乘法記得考慮溢位的情況10/14 01:35

8^F→sasako:你舉的例子假如c是8bit 就是1000011110/14 01:43

9^F→sasako:若是想做有號數乘法那你就要在verilog描述做2補數的行為10/14 01:44

10^F→sasako:就可以得到00000111這個答案10/14 01:44

[問題] verilog the fan-out number of signal "target_b_0_0" is 4

[ Electronics ]10 留言, 推噓總分: +3

作者: bjk - 發表於 2012/10/06 03:55(13年前)

2^F推sasako:請問你一個問題假如o1=1 o3=1 那OUT_VALID=0還是=1壓？10/07 23:41

3^F推sasako:你可不可以不要用迴圈寫Verilog壓？10/07 23:43

4^F→sasako:你這樣只是在搞自己而已 = ="10/07 23:43

5^F→sasako:你再用迴圈我想你自己只會先陷入這樣寫會不會有問題的迷10/07 23:45

6^F→sasako:思10/07 23:45

[問題] verilog array index表示的限制

[ Electronics ]9 留言, 推噓總分: +1

作者: bjk - 發表於 2012/10/03 01:04(13年前)

3^F→sasako:假如是初學verilog 最好不要加上變數請宣告固定數值10/03 14:26

4^F→sasako:否則到時候跟C全部混在一起明明就是不同的東西10/03 14:26

5^F→sasako:先用最基本語法描述比較不會有問題 Verilog語法並不難10/03 14:28

[問題] verilog shift reg bit數不足

[ Electronics ]12 留言, 推噓總分: +5

作者: bjk - 發表於 2012/09/29 10:47(13年前)

9^F推sasako:到底宣告signed的意義在哪？有號數無號數還不是人定的...10/03 14:22

10^F→sasako:假如要做2's補數或是補數可以直接在verilog做描述10/03 14:24

[問題] 請教Verilog Testbench語法問題?

[ Electronics ]10 留言, 推噓總分: +3

作者: brandy613 - 發表於 2012/01/06 22:24(14年前)

2^F→sasako:你的問題是啥？有看沒有懂...想在第四個cycle display東西01/07 01:28

3^F→sasako:嗎？01/07 01:28

8^F推sasako:我的想法與bakerly一樣！會在第3T do_something01/09 23:52

[問題] verilog 輸出檔案但不要輸出螢幕

[ Electronics ]3 留言, 推噓總分: +2

作者: sasako - 發表於 2011/11/09 21:38(14年前)

3^F→sasako:可是只要執行fwrite 他就會印在螢幕上。11/10 23:17

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