[問題] verilog 如何省area?

看板Electronics作者kiloxx (名器)時間13年前 (2012/10/27 22:59)推噓3(3推 0噓 10→)

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因為本身不是電子系出身的最近修課在寫verilog 雖然寫得滿順利的但是我很好奇到底怎樣的寫法比較會省面積? 不知道有沒有大大可以給個觀念之類的?? 譬如說今天我想把IN存到SRAM裡面如果我寫 always @(posedge CLK) begin if(RESET==1) INA<=0; else if(IN_VALID==1) INA<=IN; else INA<=0; end // INA是reg,會存到SRAM裡 // IN是pattern給的跟 always @* begin if(RESET==1) INA=0; else if(IN_VALID==1) INA=IN; else INA=0 end 以上這兩個寫法RTL跟gate_sim都會過但是哪個寫法會比較省面積啊? (以上只是舉例這樣...) 雖然目前都是覺得DEMO過就好了XD 不過有時候真的會很好奇到底怎樣寫可以比較省面積...... 感激不盡> < -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.63.16

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bxxl

10/28 09:22, , 1^F

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ptta

10/28 10:55, , 2^F

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michael6172

10/29 12:17, , 3^F

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