[問題] 請教Verilog Testbench語法問題?

看板Electronics作者brandy613 (布蘭迪)時間14年前 (2012/01/06 22:24)推噓3(3推 0噓 7→)

留言10則, 7人參與討論串1/1

首先程式碼概略如下 initial begin . . . wait( enable == 1'b1 ); @(posedge CLK); do_something; . . . end 上面的code是希望在特定時間開始給訊號做模擬想請問一下在開始工作的時間是否為數字4的時候...因為有點混淆了 = =" __ enable ________| |______________ __ __ __ __ CLK __| |__| |__| |__| |__ 1 2 3 4 我重新描述了我的問題~~ 不知道這樣有沒有比較清楚? 謝謝囉! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 180.177.8.63

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TripleC

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sasako

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sasako

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