[問題] verilog 輸出檔案 但不要輸出螢幕

看板Electronics作者 (鄉民)時間14年前 (2011/11/09 21:38), 編輯推噓2(2推 0噓 1→)
留言3則, 3人參與, 最新討論串1/1
verilog 輸出檔案的寫法 我以前常用的是 $fdisplay和$fwrite 可是這兩種用法，都會輸出螢幕，讓simulation的速度變慢。 請教一下還有別種寫法可以滿足我，只要輸出檔案就好... $fmonitor這好像是每次有值改變就輸出？ 但我又希望只要在每個clk posedge才輸出... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.132.92.115
推
11/10 11:36, , 1F
$dump
11/10 11:36, 1F
推
11/10 23:08, , 2F
我是用fwrite搭配一些觸發條件下去寫
11/10 23:08, 2F
→
11/10 23:17, , 3F
可是只要執行fwrite 他就會印在螢幕上。
11/10 23:17, 3F
‣ 更多 sasako 的文章
文章代碼(AID): #1Eke9VJL (Electronics)