[問題] verilog 關於 cordic 的問題

看板Electronics作者 (阿涅！！)時間12年前 (2013/10/04 12:47), 編輯推噓8(8推 0噓 26→)
留言34則, 7人參與, 最新討論串1/1
各位前輩好 小弟是學 Verilog + FPGA 的新手 之前練過一些題目 基本的概念和寫法都有些心得了 最近又在練習寫一些新的電路 但一開始就卡關了 = = 有兩組 input 比如說 A B 8-bit 的訊號 好了 我想要求出 把A當實部 B當虛部 他們的大小值 即 output 為 Mag = (A^2 + B^2) ^1/2 變成大小值輸出這樣 然後 之前有聽說過用 cordic block 可以直接運算 我的問題是 1. Verilog 裡面有支援這樣的語法嗎?? 我合成時是用Quartus II 然後想燒進FPGA裡面 只是我不知道這樣能不能合出來= = 2. 如果不管 cordic block 這個東西 能不能給我個方向 該怎麼用Verilog 寫出求大小值的電路 老實說我昨天一整天都在想這個 google也查了 跟cordic有關的文章也看了 結果還是一片混亂= = 煩請版上的大大救救小弟 不然今天進度又要卡了嗚嗚 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.138.176.76
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有卡才會進步囉！呵呵...雖然我不知道你在問啥
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不支援 平方的部分可以用成A*A B*B 開根號比較麻煩要自己寫
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例如用查表或者其他數學近似法來弄出來
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推
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多謝樓上說明 我看懂了 Verilog有範圍限制
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跟妳要宣告的bits數有關係 所以要先知道 A和B的範圍在哪
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而近似的演算法 要再加上小數點的話 老實說 不好做
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要看你想近似到第幾位 那你宣告的bit數又要再多一些
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推
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網路上可以找到很多cordic的文章啊,
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你就是把他翻成verilog就好了, 應該也有現成的
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或是你可以先用任一種程式語言寫出來,確認步驟你都搞清楚了
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再用verilog寫,最基本的作法是n個bit輸入就要n個cycle
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阿阿感謝前輩們的回覆!!
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bxxl 大 我看了cordic的文章後 還是很不解要怎麼
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用verilog 寫出來 ，所以現在方向轉成 平方後開根號
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我再去研究怎麼用verilog寫開根號!!!!
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to lovepy大 感謝你的回覆 我應該會找近似做法來用
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to sasako大 我鎖定A B在0~1之間的值 近似到小數第四位
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就好了~ 弄起來應該不會太難吧@@
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推
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你要做這個設計，應該先去了解乘法器的電路
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verilog要寫的好，前題是：你知道你寫的語法合成出來電路是
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怎樣嗎
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位數不多 相對硬體簡單 不過你假如想寫configure width那種
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就要好好想想 ..
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第一次寫不用管gate count多少 把行為搞對 確定可以合成
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我想是第一步..
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推
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我覺得第一步先把數位電子跟邏輯電路學好比較重要
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推
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沒有實體的邏輯電路思想，純軟體寫出來的東西寫出來會很嚇
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人
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推
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先畫出架構圖再來說..
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推
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你可以去找computer arithmetic的書,包含各種運算及特殊函數
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其實嚇人對我來說是正常的 因為我也是這樣走過來
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程式就是多寫 一直不斷地從失敗中獲取經驗
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0~1之間的話可能要先決定是要用整數表示法還是浮點數表示法
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數字系統不一樣的話 運算作法也會不太一樣
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