[問題] verilog array index表示 的限制

看板Electronics作者 (Up2u)時間13年前 (2012/10/03 01:04), 編輯推噓1(216)
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發現好像index有兩個限制,導致不能合成 1.for的終止條件不可以是變數 for(i=0;i<temp;i=i+1) array[i]... temp必須是常數 2.不可以是兩個變數相加 array[i+j]; 請問是這樣嗎? -- When we toss a coin , we obtain either head or tail. Now we toss a coin 5 times. There are 2^5 possible outcomes. How many of them contain no two consecutive heads? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.56.69

10/03 07:11, , 1F
你做的是硬體,不是需要時再給的C++
10/03 07:11, 1F

10/03 08:06, , 2F
2.的情況好像可以相+..但是兩個變數都要是for裡面的變數
10/03 08:06, 2F

10/03 14:26, , 3F
假如是初學verilog 最好不要加上變數 請宣告固定數值
10/03 14:26, 3F

10/03 14:26, , 4F
否則到時候跟C全部混在一起 明明就是不同的東西
10/03 14:26, 4F

10/03 14:28, , 5F
先用最基本語法描述 比較不會有問題 Verilog語法並不難
10/03 14:28, 5F

10/03 14:50, , 6F
推sasako!!
10/03 14:50, 6F

10/03 21:54, , 7F
可以不要把Verilog當軟體寫嗎?
10/03 21:54, 7F

10/03 21:55, , 8F
先去了解可合成與不可合成語法
10/03 21:55, 8F

10/04 20:34, , 9F
謝謝
10/04 20:34, 9F
文章代碼(AID): #1GQnwEO0 (Electronics)
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