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作者 Trai 在 PTT [ Electronics ] 看板的留言(推文), 共28則

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[問題] 有關design compiler

[ Electronics ]5 留言, 推噓總分: +1

作者: evoker1984 - 發表於 2010/06/24 13:00(15年前)

1^F→Trai:可以設定virtual clock 這樣STA的時候會幫你分析前後reg的06/24 18:42

2^F→Trai:setup time與hold time06/24 18:42

[問題] 小弟最近在看DDR2 的一些pin腳功能~有一些問題想請教!

[ Electronics ]29 留言, 推噓總分: +5

作者: KEVEN0906 - 發表於 2009/12/26 16:53(16年前)

7^F→Trai:DDR 就是在clock的正負緣將資料由記憶體IO傳送出來12/27 01:36

8^F→Trai:DDR 與 DDR2的差異是在DDR在一個記憶體周期能抓兩筆資料12/27 01:37

9^F→Trai:DDR2 能抓四筆。抓出來的資料會在IO的clock正負緣的時候傳送12/27 01:38

10^F→Trai:看起來感覺相同可是因為DDR2的IO clock 比較高所以實際頻寬12/27 01:40

11^F→Trai:還是比較高12/27 01:40

[問題] 請教關於FFT設計使用到RAM的問題

[ Electronics ]21 留言, 推噓總分: +3

作者: arloha - 發表於 2009/12/05 23:36(16年前)

12^F→Trai:試試看fpga上面的distributed ram 讀取好像不會有latency12/06 15:17

13^F→Trai:我也不大確定你可以試試看12/06 15:17

Re: [問題] Design Compiler- define_name_rules

[ Electronics ]15 留言, 推噓總分: +2

作者: zxvc - 發表於 2009/11/28 15:37(16年前)

11^F推Trai:111/28 17:28

Re: [問題] design compiler產生的gated clk的dela …

[ Electronics ]16 留言, 推噓總分: +1

作者: maxwellee - 發表於 2009/10/28 18:30(16年前)

1^F推Trai:這是正常的合成的時候設定ideal network屬性給clock net10/28 18:40

2^F→Trai:但插入gating cell之後gated_clk並不具ideal net屬性所以10/28 18:42

3^F→Trai:會有延遲是正常的10/28 18:43

5^F→Trai:不用阿直接做到layout後在模擬就好10/28 19:03

6^F→Trai:或是合成之後下constraint幫那些gated clock加上ideal10/28 19:04

7^F→Trai:network屬性再重新寫出sdf檔即可10/28 19:04

Re: [問題] 請問各個製程中的VDD

[ Electronics ]9 留言, 推噓總分: +3

作者: jfsu - 發表於 2009/10/27 18:06(16年前)

2^F推Trai:好文!10/27 22:56

[問題]有關Power的問題

[ Electronics ]15 留言, 推噓總分: +4

作者: volare929 - 發表於 2009/09/20 21:10(16年前)

2^F→Trai:這是dc report的power嗎?09/21 23:24

[問題] gate-level simulation 問題

[ Electronics ]3 留言, 推噓總分: 0

作者: Trai - 發表於 2009/08/30 11:34(16年前)

2^F→Trai:因為有做clock gating所以clk path上會被加上一些gating cell08/31 14:12

3^F→Trai:因此想使+delay_mode_zero來避免因為clk 訊號的延遲造成模擬08/31 14:13

Re: [心得] 裝EDA tools (GLIBC_2.0 not defined問題)

[ Electronics ]5 留言, 推噓總分: +3

作者: zxvc - 發表於 2009/08/21 09:54(16年前)

3^F推Trai:感謝分享~08/22 21:38

Re: [問題] quartus II 的問題

[ Electronics ]12 留言, 推噓總分: +1

作者: sasako - 發表於 2007/02/11 19:16(19年前)

1^F→Trai:IO_nWE 是版子上BUS的訊號，data 與 address ready時02/11 21:41

2^F→Trai:用這個訊號1->0 通知FPGA把資料讀入02/11 21:42

5^F→Trai:好我試試看02/12 01:35

6^F→Trai:可是如果要將32組資料循序送入那我還是需要一個counter02/12 01:36

7^F→Trai:來控制MUX去選擇Register02/12 01:37

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