Re: [問題] design compiler產生的gated clk的dela …

看板Electronics作者 (maxwell)時間16年前 (2009/10/28 18:30), 編輯推噓1(1推 0噓 15→)
留言16則, 4人參與, 7年前最新討論串2/2 (看更多)
: 推 ilovepachaya:可以敘述更詳細嗎? 10/27 23:48 ---------------------------------- ct 5 | 6 ---------------------------------- ____________ clk __________| __________ gated_clk ______________________| 如上原本posedge clk該吃到ct=5 但換成gated_clk變成吃到ct=6 而且發現gated_clk後面接的電路越多 delay越誇張 而且是在合成完之後就有問題 還沒到layout部分 : 推 bakerly:這個delay在長完clk tree 後layout tool應該會幫你調回來 10/28 08:45 可是在design compiler之後就有問題了0rz 是該設比如說ideal之類的指令嗎 請問在design compiler要怎麼設定呢..謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ※ 編輯: maxwellee 來自: 203.68.162.102 (10/28 18:32)
推
10/28 18:40, , 1F
這是正常的 合成的時候設定ideal network屬性給clock net
10/28 18:40, 1F
→
10/28 18:42, , 2F
但插入gating cell之後gated_clk並不具ideal net屬性 所以
10/28 18:42, 2F
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10/28 18:43, , 3F
會有延遲是正常的
10/28 18:43, 3F
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10/28 18:44, , 4F
請問要解決是要再追加什麼設定嗎..
10/28 18:44, 4F
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10/28 19:03, , 5F
不用阿 直接做到layout後在模擬就好
10/28 19:03, 5F
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10/28 19:04, , 6F
或是合成之後下constraint幫那些gated clock加上ideal
10/28 19:04, 6F
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10/28 19:04, , 7F
network屬性 再重新寫出sdf檔即可
10/28 19:04, 7F
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10/28 19:09, , 8F
感謝..我試試看..
10/28 19:09, 8F
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10/28 19:50, , 9F
T大正解 因為在DC所有clock都當成完美的clock
10/28 19:50, 9F
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10/28 19:50, , 10F
所以在design內的所有clock皆要設dont_touch或
10/28 19:50, 10F
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10/28 19:51, , 11F
ideal_net 等到APR時再處裡clock
10/28 19:51, 11F
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10/29 21:07, , 12F
謝謝樓上^^"
10/29 21:07, 12F
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08/13 18:50, , 13F
network屬性 再 https://muxiv.com
08/13 18:50, 13F
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09/17 22:46, , 14F
請問要解決是要再追加什 https://daxiv.com
09/17 22:46, 14F
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11/11 15:30, , 15F
ideal_net 等 https://daxiv.com
11/11 15:30, 15F
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01/04 22:03, 7年前 , 16F
謝謝樓上^^" https://daxiv.com
01/04 22:03, 16F
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