[問題] 請教關於FFT設計使用到RAM的問題

看板Electronics作者 (我要去澳洲玩!!!)時間14年前 (2009/12/05 23:36), 編輯推噓3(3推 0噓 18→)
留言21則, 9人參與, 5年前最新討論串1/1
目前我正在做有關於fft的專案 看了一些使用sdf pipeline架構的論文 大概知道這樣的架構會用到shift register (不過幾乎都用ram來取代) 而我已經先用一堆DFF來組成shift register確認程式有沒有錯 現在要開始把這些shift register用ram來取代 遇到的問題是Xilinx8.2i提供的RAM IP 似乎都會慢1個clk才輸出data(一個clk的latency) 所以想問一下在設定RAM IP的時候該怎樣設定才不會慢1個clk才輸出data 想請教一下這方面有經驗的人都是如何做的? 因為我已經試了很多次也看了datasheet還是沒有辦法.....卡了一陣子 我的fft是用counter去控制,如果ram慢一個clk輸出...似乎整個控制都會錯掉 最後 先說聲謝謝了!! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.136.171.219
推
12/05 23:52, , 1F
有可能不慢一個CLK嗎 state machine可能要重弄了
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12/05 23:58, , 2F
我不是用state machine去寫.....
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12/06 00:07, , 3F
難道是用state machine的方式來實現?
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12/06 00:37, , 4F
多個clk不見得系統性能比較低。如果你說的同clk是指add輸出
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12/06 00:37, , 5F
與data out同一個clk，試著改用asyn sram。
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12/06 01:20, , 6F
用inferring 的方式取代用呼叫IP的方式試試看吧
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12/06 01:21, , 7F
現在很多需要使用到Memory的數位電路似乎都越來越傾向
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12/06 01:22, , 8F
使用Inferring的方式來合成記憶體了
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推
12/06 01:29, , 9F
大佬~sync ram都是這樣內 重弄吧 ram比ff size小多了
12/06 01:29, 9F
推
12/06 11:46, , 10F
你可以試著在架構上增加register 以抵銷sram的latency
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12/06 11:47, , 11F
就像是多加了幾級pipeline一樣
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12/06 15:17, , 12F
試試看fpga上面的distributed ram 讀取好像不會有latency
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12/06 15:17, , 13F
我也不大確定 你可以試試看
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12/07 15:42, , 14F
剛剛試過T大說的.....distributed ram 不會有latency
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12/07 15:43, , 15F
謝謝各位的建議啦!
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12/12 01:28, , 16F
feedback path 不存在 feedforward feedback, 怎麼
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12/12 01:29, , 17F
pipeline, 這是設計電路基本的基本
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08/13 18:52, , 18F
feedback pa https://noxiv.com
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09/17 22:48, , 19F
feedback pa https://daxiv.com
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11/11 15:34, , 20F
有可能不慢一個CLK嗎 https://muxiv.com
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01/04 22:05, 5年前 , 21F
現在很多需要使用到Me https://daxiv.com
01/04 22:05, 21F
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