[問題] 有關design compiler

看板Electronics作者 (我思˙故我在)時間14年前 (2010/06/24 13:00), 編輯推噓1(1推 0噓 4→)
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想請問一個有關DC的問題 如果我要合成的電路是combinational logic 那clk就不用下constrain嗎? 像是set_clock_latency等 因為report的timing蠻奇怪的 不知道該怎麼下constrain 在check_designs的時候也會說需要timing constrains之類的 不知道有門有人會解決 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.118.121.139
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06/24 18:42, , 1F
可以設定virtual clock 這樣STA的時候會幫你分析前後reg的
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setup time與hold time
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推
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man set_max_delay
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我是有遇過sequential電路沒設clock constraint，DC report
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的critical path不是真的critical path。
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