[問題] gate-level simulation 問題

看板Electronics作者 (Trai)時間14年前 (2009/08/30 11:34), 編輯推噓0(0推 0噓 3→)
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有個困擾很久的問題想請教板上的大大 在做gate-level模擬時因為只想要驗證netlist的function，所以使用不annotate sdf 的simulation，參考網路上找到的資料使用　ncverilog的指令如下 ncverilog TOP_SYN.v -v tsmc18.v -v RA1SHD_1024x32.v +notimingcheck +delay_mode_zero 但是結果是錯的，netlist中logic 的行為完全不對。 因為不知道原因為何我改用vcs來試試看，使用的指令如下 vcs -v TOP_SYN.v +v2k +notimingcheck +delay_mode_zero -v tsmc18.v -v RA1SHD_1024x32.v 這一次結果好多了，從波型上看到netlist function上跟預期的結果一樣。 但是memory的行為還是錯的，寫入某個位址的資料無法正確的讀回來。 不知道板上是否有人有遇過相同的問題～～　謝謝各位～ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.241.157
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08/30 13:58, , 1F
clock path有cell嗎?是否不同path經過的cell不一樣?
08/30 13:58, 1F
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08/31 14:12, , 2F
因為有做clock gating所以clk path上會被加上一些gating cell
08/31 14:12, 2F
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08/31 14:13, , 3F
因此想使+delay_mode_zero來避免因為clk 訊號的延遲造成模擬
08/31 14:13, 3F
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