作者查詢 / Trai
作者 Trai 在 PTT 全部看板的留言(推文), 共53則
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3F→:vw???11/07 18:52
13F推:推一下!08/29 15:28
1F→:可以設定virtual clock 這樣STA的時候會幫你分析前後reg的06/24 18:42
2F→:setup time與hold time06/24 18:42
45F推:加油!05/25 21:09
7F→:DDR 就是在clock的正負緣將資料由記憶體IO傳送出來12/27 01:36
8F→:DDR 與 DDR2的差異是在DDR在一個記憶體周期能抓兩筆資料12/27 01:37
9F→:DDR2 能抓四筆。抓出來的資料會在IO的clock正負緣的時候傳送12/27 01:38
10F→:看起來感覺相同 可是因為DDR2的IO clock 比較高 所以實際頻寬12/27 01:40
11F→:還是比較高12/27 01:40
12F→:試試看fpga上面的distributed ram 讀取好像不會有latency12/06 15:17
13F→:我也不大確定 你可以試試看12/06 15:17
11F推:111/28 17:28
1F推:這是正常的 合成的時候設定ideal network屬性給clock net10/28 18:40
2F→:但插入gating cell之後gated_clk並不具ideal net屬性 所以10/28 18:42
3F→:會有延遲是正常的10/28 18:43
5F→:不用阿 直接做到layout後在模擬就好10/28 19:03
6F→:或是合成之後下constraint幫那些gated clock加上ideal10/28 19:04
7F→:network屬性 再重新寫出sdf檔即可10/28 19:04
2F推:好文!10/27 22:56
2F→:這是dc report的power嗎?09/21 23:24