Re: [問題] 請問各個製程中的VDD
※ 引述《wwwok (勇敢的堅持下去)》之銘言：
: 想請問一下各位
: 像是T公司的.35有提供兩種最高電壓(3.3V AND 5V)
: .18也有兩種電壓可以選擇
: 之前就曾經錯用SPICE描述元件的語法
: 造成電路發生問題
: 那麼請問這個VDD造成的影響會有哪些呢?
: 使用上又應該根據什麼來當作依據呢?
: 我目前能想到的大概就是功率消耗吧
: 謝謝各位了
它跟功率消耗是沒有很大的關聯。
3.3V與5V，就選擇性而言，還蠻少的，這應該是屬於邏輯製程。(??)
其實，這些電壓的選擇是考慮到內部電路中，元件的使用用途。
3.3V與5V的差異，其實不大，頂多閘氧化層(Gate oxide)稍微厚一點點。
好比一些CMOS或TTL邏輯閘，是用Vdd=5V來當作是電源供應，而其他則是使用3.3V。
不過，有些產品，則會用到更高電壓的元件，此時，就不止有單單兩種電壓
可供選擇。舉個例，假設3.3V製程中，MOS名稱叫N3(NMOS)與P3(PMOS)，在5V就叫
N5與P5，而在10V就叫做N10與P10。當然啦，10V的製程會函蓋5V與3.3V的所有元件。
像記憶體電路內，好比HV Switch，輸入/出的電壓可能到10V，所以我們要用的N10/P10，
在解碼電路，因為是邏輯運算，也許用的是N3/P3，而在Sensing Amplifier中，因為有
一些Read的動作，會用到N5/P5....，諸如之類。
另外，考慮到電路佈局(Layout)，如果你的電路純粹是純邏輯的話，那就用3.3V的製程
來畫電路佈局就可以了，不然用5V的製程來畫，有些元件在design rule上，space呀
width, length,...可能得必須放的比較寬鬆一點，這會增加電路面積。
若是混模電路，那就用5V的製程(或是更高壓的製程，因為在類比電路上，好比電壓倍增
電路，每級的輸出如果用3.3V的元件，就會造成breakdown，電壓會無法增加。)
你必須先知道你自己設計的電路中，哪些元件有可能會輸入/輸出的最高電壓是幾伏，
然後選擇該適合的製程。
再舉個例，假如你的電路有負壓，那就必須有triple-well製程的元件才行;
又或是ESD的部份，放在I/O端的ESD元件也並沒有強制要用高壓的製程，因為你必須
考慮到slew rate...。
--
在臺灣，何謂R&D工程師?
1.Reverse and Decap :IC反相工程，去膠，打開封裝，拍照，複製電路佈局。
2.Resign and Die :沒死的就操到辭職，沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話!
4.Relax and Delay :太過於輕鬆(Relax)，那麼就會Random Death (隨時陣亡)
但是外派到大陸的臺彎郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割!
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 203.66.222.12
→
10/27 20:10, , 1F
10/27 20:10, 1F
推
10/27 22:56, , 2F
10/27 22:56, 2F
推
10/28 03:06, , 3F
10/28 03:06, 3F
→
10/28 03:06, , 4F
10/28 03:06, 4F
→
10/28 03:07, , 5F
10/28 03:07, 5F
→
10/28 03:09, , 6F
10/28 03:09, 6F
→
10/28 11:31, , 7F
10/28 11:31, 7F
→
10/28 11:31, , 8F
10/28 11:31, 8F
推
10/28 12:59, , 9F
10/28 12:59, 9F
討論串 (同標題文章)