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作者 horsehead 在 PTT 全部看板的留言(推文), 共1553則

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Re: [建議] 給電子電機人的建議

[ CareerPlan ]7 留言, 推噓總分: -1

作者: sealoe - 發表於 2010/02/01 14:17(14年前)

1^F→horsehead:做ic的真的工作時邊不會比較常嗎...02/01 17:09

2^F→horsehead: 間02/01 17:10

Re: [問題] 請教 QuartusII 如何設定 multicycle 뤠…

[ Electronics ]20 留言, 推噓總分: +1

作者: horsehead - 發表於 2010/01/22 23:24(14年前)

5^F→horsehead:http://www.altera.com/literature/an/an481.pdf01/23 16:11

6^F→horsehead:multicycle 比較複雜你可以看一下這篇文章01/23 16:13

7^F→horsehead:然後可能需要用"體會"的方式才能比較有清晰的觀念01/23 16:15

8^F→horsehead:了解何謂seup time 何謂hold time 以及你的設計要去01/23 16:17

9^F→horsehead:分析的setup time 與hold time 的時間節點是在哪個位置01/23 16:19

10^F→horsehead:用手把clock data 彼此的變化畫出來然後用腦中"模擬"一01/23 16:21

11^F→horsehead:下資料從哪個時間點開始出發變化與到達何時被擷取01/23 16:25

12^F→horsehead:要能夠清楚掌握你的設計的時序規劃與走向才能很準確的掌01/23 16:27

13^F→horsehead:握你必須分析的seup time hold time 時間區間01/23 16:27

14^F→horsehead:你也才能下正確的constraint 我知道我說的很玄@@ 因為這01/23 16:29

15^F→horsehead:東西本來就比較難懂你就先看那篇文章建立一點STA的觀01/23 16:30

16^F→horsehead:念01/23 16:33

[問題] 一些verilog的問題...

[ Electronics ]15 留言, 推噓總分: +4

作者: karyuuissen - 發表於 2009/12/30 03:46(14年前)

2^F→horsehead:因為你沒有硬體電路的概念寫起來當然 warring 一堆12/30 11:34

[問題] 請教關於FFT設計使用到RAM的問題

[ Electronics ]21 留言, 推噓總分: +3

作者: arloha - 發表於 2009/12/05 23:36(14年前)

6^F→horsehead:用inferring 的方式取代用呼叫IP的方式試試看吧12/06 01:20

7^F→horsehead:現在很多需要使用到Memory的數位電路似乎都越來越傾向12/06 01:21

8^F→horsehead:使用Inferring的方式來合成記憶體了12/06 01:22

Re: [問題] 檢查最小延遲的hold time

[ Electronics ]29 留言, 推噓總分: +4

作者: horsehead - 發表於 2009/10/16 00:35(14年前)

4^F→horsehead:抱歉沒說清楚我fanout是指Q那邊再扇出出去如果D那邊10/16 09:24

5^F→horsehead:變化太快會讓Q那端的邏輯閘做出不同的解讀其實我如果10/16 09:26

6^F→horsehead:我畫張圖這個問題就很好理解了只可惜我不會畫..囧10/16 09:27

11^F→horsehead:我沒提到hold time對minimum clock period的影響吧..囧10/16 23:39

12^F→horsehead:抱歉我看錯 p大的意思了我是舉一個好一點的例子給原po10/16 23:42

13^F→horsehead:理解..對初學者而言這種想法比較容易懂得10/16 23:43

14^F→horsehead:另外 tsh 跟 th 當然是可以有負值的不過通常是因為10/16 23:44

15^F→horsehead:clock path 與 data path 長短不一繞線出來結果造成的10/16 23:45

16^F→horsehead:到達DFF端點時經過這些 wire delay 後時序間相對應關係10/16 23:47

17^F→horsehead:仍然會維持sample clock 前後一段時間都穩定的關係10/16 23:48

18^F→horsehead:我目前看過比較多的例子都是這樣子而來的至於是否在DFF10/16 23:49

19^F→horsehead:的製程設計上可以使他的物理特性變成可以接受負值的10/16 23:51

20^F→horsehead:timing 參數小弟我經驗就比較不足無法得知了這邊可能10/16 23:51

21^F→horsehead:要請p大補充講解一下了10/16 23:52

[問題] Verilog 的 testbench

[ Electronics ]6 留言, 推噓總分: +3

作者: clanguage - 發表於 2009/10/11 23:38(14年前)

5^F推horsehead:如果是雙向pin還是要宣告成wire喔10/12 12:02

[請益] FPGA 每次處理完後的結果都不同

[ comm_and_RF ]8 留言, 推噓總分: +1

作者: ulin0404 - 發表於 2009/10/08 16:35(14年前)

1^F→horsehead:當然是code的問題你testbench覆蓋率不61.228.78.37 10/08 22:43

2^F→horsehead:夠高的話有些盲點很容易就被他溜掉了61.228.78.37 10/08 22:44

[問題] verilog除頻電路怎麼做

[ Electronics ]8 留言, 推噓總分: +1

作者: felghana - 發表於 2009/08/10 15:31(14年前)

1^F→horsehead:第二個always 改用 DFF的模式去做才不會有毛刺現象08/10 17:19

2^F→horsehead:你最後是組合邏輯輸出有毛刺現象是很正常的08/10 17:20

Re: [問題] veriog撰寫問題

[ Electronics ]6 留言, 推噓總分: +2

作者: horsehead - 發表於 2009/08/07 23:04(15年前)

2^F→horsehead:若要更保險就把incr_p再經過一個DFF變成全同步信號再出08/07 23:48

3^F→horsehead:去只是這樣子他又會在多延一個clock 系統端需考慮08/07 23:49

4^F→horsehead:這樣子在整體架構上會不會有影響08/07 23:51

[請益] 關於除頻電路(verilog)

[ Electronics ]9 留言, 推噓總分: +7

作者: maxwellee - 發表於 2009/04/15 17:31(15年前)

1^F推horsehead:第一種比較好他經過的組合邏輯較少延遲跟 skew 問題04/15 19:18

2^F→horsehead:會比第二種來的漂亮一些04/15 19:18

3^F推horsehead:修正一下延遲跟 skew 問題應該都一樣差別應該在第一04/15 19:26

4^F→horsehead:種的clock source 可以比較快04/15 19:26

7^F推horsehead:第二個也是除二04/16 09:14

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