[問題] Verilog 的 testbench

看板Electronics作者 (C語言)時間14年前 (2009/10/11 23:38), 編輯推噓3(3推 0噓 3→)
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請問一下 Verilog 寫 testbench 時 為何 input 都宣告成 reg, output 都宣告成 wire 跟寫 module 時不同? 新手一問, 懇請指教, 感謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 218.169.111.184
推
10/12 00:58, , 1F
因為TB裡 input 是給到你要測的module內 你在TB裡面要設定
10/12 00:58, 1F
→
10/12 00:59, , 2F
他的值. 而output 是從你要測的module output拉出來看
10/12 00:59, 2F
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10/12 01:00, , 3F
所以要用wire
10/12 01:00, 3F
推
10/12 01:01, , 4F
樓上大神
10/12 01:01, 4F
推
10/12 12:02, , 5F
如果是雙向pin還是要宣告成wire喔
10/12 12:02, 5F
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10/12 16:19, , 6F
感謝
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