Re: [問題] 檢查最小延遲的hold time

看板Electronics作者horsehead ( NNNN)時間16年前 (2009/10/16 00:35)推噓4(4推 0噓 25→)

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※ 引述《ccjin (別活在自己的地獄裡)》之銘言： : 抱歉想了很久也找了很多資料還是不了解 : 首先 setup time 跟電路的 clock 有關 : clock 的最快速度取決於 setup time + combinational logic delay +.... : 有資料說 hold time 跟 clock 無關 : 所有的timing path 都需符合一個原則: delay不能太大但也不能太小 : 不能太大可以理解 , 不能太小這? : 對於 hold time的定義我已經亂了 : 只好請教大家了　 setup time 定義是什麼 ? 是 data 在 clock sample edge 之前要保持穩定的最短時間 hold time 定義是什麼 ? 是 data 在 clock sample edge 之後要保持穩定的最短時間在clock sample edge 起來的同時會去戳外面的 data 進來暫存器如果資料在同一時刻也跟著變化那 clock sample edge 過後你戳到的資料到底是 1 還是 0 呢 ? 很難判定對吧這跟你標準邏輯製程的電晶體閘極電容有關如果你的邏輯閘在製造上有一點誤差導致電容值不太一樣在上面那種情形發生時妳又在暫存器後面 fant out 出去兩個以上邏輯閘很有可能會一個判定為1另一個卻判定為0 同一個信號內部居然有兩種結果那電路一定就死翹翹了所以為了避免這種情形發生數位設計會希望在 clock sample edge 起來附近前後一段時間data可以保持穩定不變動的這樣我就可以很放心我是sampling到一個穩定的值而這段穩定的時間在 clock sample edge 出現之前那段就叫做 setup time 而在 clock sample edge 出現之後那段就叫做 hold time hold time 顧名思義就是我要在 clock sample edge 出現之後把資料"hold"住一段時間才能變化讓新的下一筆資料進來大概就是這個意思另外補充一點假設 clock sample edge 出現在 5 ns 而該電路的 setup time 為 1.5 ns 而 hold time 為 2 ns 就代表我要在這個 clock sample edge 正確採樣到資料的話我的這筆資料要在 5 ns - 1.5 ns = 3.5 ns 就要出現而且要穩定不能變動直到 5 ns + 2 ns = 7 ns 後才能變化讓下一筆資料進來而在資料出現的時間到下一筆資料可以出現的這段時間 3.5 ns (7 ns - 2.5 ns) 稱為最小脈波寬度意思就是你資料要被正確擷取到他必須維持最短的時間是多少 ※ 編輯: horsehead 來自: 61.228.77.86 (10/16 00:37)

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