[請益] 關於除頻電路(verilog)
我看到的除頻電路有兩種
以要產生2倍週期clk命名為clk2為例
法一:
always@(negedge clk or posedge rst)begin
if(rst)begin
clk2<=0;
end
else begin
clk2<=~clk2;
end
end
----------------
法二:
reg[1:0]ct;
always@(posedge clk or posedge rst)begin
if(rst)begin
ct<=0;
end
else begin
ct<=ct+1'b1;
end
end
assign clk2=ct[0]
--------------------
請問這兩種方法哪種比較好呢?個有什麼優劣點?
或是還有更適合的方法?
謝謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
※ 編輯: maxwellee 來自: 203.68.162.102 (04/15 17:34)
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04/15 19:18, , 2F
04/15 19:18, 2F
推
04/15 19:26, , 3F
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04/15 19:26, , 4F
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推
04/16 00:24, , 5F
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推
04/16 09:06, , 6F
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推
04/16 09:14, , 7F
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推
04/16 10:35, , 8F
04/16 10:35, 8F
拍謝 我修正一下
我測試的結果power第一種方法較小 area第二種方法較小
請問這樣的結果合理嗎?
※ 編輯: maxwellee 來自: 203.68.162.102 (04/16 13:09)
推
04/18 05:07, , 9F
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