[請益] FPGA 每次處理完後的結果都不同

看板comm_and_RF作者 (...)時間16年前 (2009/10/08 16:35), 編輯推噓1(1推 0噓 7→)
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我現在有一個硬體FPGA的project 這project是一個在處理圖片的project 然後我要做影像處理 我把其中的一個小module拿出來做修改 然後只跑這小module的testbench是沒問題的 但跑整個專案時卻發現每次處理完後的結果都不同 請問這會是什麼原因呢 是我的verilog寫法不夠嚴謹的關係嗎 ? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.122.79.86
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當然是code的問題 你testbench覆蓋率不
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夠高的話 有些盲點很容易就被他溜掉了
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如果電路很大或者你要求的速度比較高的話
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有一個可能的原因是FPGA Route所造成的差
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異
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推
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你的sim是怎麼sim? 圖片有放下去run
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再還原回來看嗎? FPGA可能有問題
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但若RTL沒驗好怎麼debug FPGA呢?
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