[問題] verilog除頻電路怎麼做
我須要設計一個duty50%的除頻電路
並且除頻參數(mod_n)需由外面電路來控制
下面是我目前寫的方法 可是glitch很嚴重
而我又想不出什麼好方法
因此想問版上的大大有沒有人會設計的 謝謝
module freqmod(clk,reset,mod_n,clk_out);
input clk,reset;
input [12:0] mod_n;
output clk_out;
wire [12:0] mod_n;
reg [12:0] count;
reg clk_out;
always@(posedge clk)
begin
if(reset)
count<=13'd0;
else if(count<mod_n)
count<=count+13'd1;
else
count<=13'd1;
end
always@(count or mod_n)
begin
if(count<=mod_n/2)
clk_out=1;
else
clk_out=0;
end
endmodule
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