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作者 horsehead 在 PTT 全部看板的留言(推文), 共1557則

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[問題] verilog除頻電路怎麼做

[ Electronics ]8 留言, 推噓總分: +1

作者: felghana - 發表於 2009/08/10 15:31(15年前)

1^F→horsehead:第二個always 改用 DFF的模式去做才不會有毛刺現象08/10 17:19

2^F→horsehead:你最後是組合邏輯輸出有毛刺現象是很正常的08/10 17:20

Re: [問題] veriog撰寫問題

[ Electronics ]6 留言, 推噓總分: +2

作者: horsehead - 發表於 2009/08/07 23:04(15年前)

2^F→horsehead:若要更保險就把incr_p再經過一個DFF變成全同步信號再出08/07 23:48

3^F→horsehead:去只是這樣子他又會在多延一個clock 系統端需考慮08/07 23:49

4^F→horsehead:這樣子在整體架構上會不會有影響08/07 23:51

[請益] 關於除頻電路(verilog)

[ Electronics ]9 留言, 推噓總分: +7

作者: maxwellee - 發表於 2009/04/15 17:31(15年前)

1^F推horsehead:第一種比較好他經過的組合邏輯較少延遲跟 skew 問題04/15 19:18

2^F→horsehead:會比第二種來的漂亮一些04/15 19:18

3^F推horsehead:修正一下延遲跟 skew 問題應該都一樣差別應該在第一04/15 19:26

4^F→horsehead:種的clock source 可以比較快04/15 19:26

7^F推horsehead:第二個也是除二04/16 09:14

[心得] HDL合成

[ Electronics ]55 留言, 推噓總分: +6

作者: zxvc - 發表於 2009/04/07 07:52(15年前)

4^F→horsehead:那是因為你用FPGA的緣故才能和成出initial04/07 09:23

5^F→horsehead:如果今天你是在asic design flow 裡依然不行04/07 09:24

6^F→horsehead:你想想看你所認識的邏輯閘有那些東西可以兜出initial04/07 09:26

7^F→horsehead:FPGA因為他也算一顆ASIC 他有內部的RESET信號04/07 09:26

8^F→horsehead:他是利用一開始的RESET去初始化04/07 09:28

9^F→horsehead:所以並非是用邏輯閘去兜出來04/07 09:29

10^F→horsehead:數位任何電路都是邏輯閘變成的想想哪個邏輯閘可以和成04/07 09:30

11^F→horsehead:該FUNCTION 就知道何不合理04/07 09:31

28^F推horsehead:這邊非常抱歉我沒看清楚你寫的code04/07 16:29

29^F→horsehead:依你的設計模式和成一個ROM是OK的04/07 16:29

30^F→horsehead:一開使我誤以為又有人要在暫存器上給初始值了04/07 16:30

31^F→horsehead:所以是我誤會你了這邊說聲抱歉04/07 16:31

[問題] 把D-latch寫成Verilog HDL上傳到FPGA板 …

[ Electronics ]27 留言, 推噓總分: +9

作者: henry666666 - 發表於 2009/03/25 22:43(15年前)

19^F→horsehead:按照真直表自己刻一個吧03/27 16:38

[問題] Verilog問題

[ Electronics ]22 留言, 推噓總分: +8

作者: BlueFeel - 發表於 2009/03/01 19:50(15年前)

5^F推horsehead:妳可以使用VQM Writer 把它寫成VQM的格式03/01 21:53

6^F→horsehead:雖然打開仍可以看到程式碼但是那個格式是看不出你程式03/01 21:54

7^F→horsehead:是寫成什麼樣子的03/01 21:55

11^F推horsehead:quartusii --> processing --> start --> VQM Writer03/01 23:07

12^F推horsehead:要記得先compiler過喔03/01 23:10

19^F推horsehead:當然可以成功合成囉03/02 09:28

20^F推horsehead:妳不用改副檔名直接把VQM當成一般的source file 使用03/02 09:32

Re: [問題] 請問要作數位IC

[ Electronics ]32 留言, 推噓總分: +16

作者: jfsu - 發表於 2009/02/26 13:27(15年前)

7^F→horsehead:原po是做類比的吧 fpga可沒你想像簡單喔02/27 00:42

25^F推horsehead:很多東西都有在用PLD量產啦如果FPGA都只來來做驗證用02/27 23:26

26^F→horsehead:以IC設計公司一年才幾顆的用量 ALTERA 跟 XILINX 早就倒02/27 23:27

27^F→horsehead:了也不會有之前xilinx轉單搞的晶圓廠都緊張要命的新聞02/27 23:29

28^F→horsehead:說PLD只來驗證無法量產的說法已經是落伍了02/27 23:30

[問題] SOC encounter的問題

[ Electronics ]13 留言, 推噓總分: +5

作者: zxvc - 發表於 2009/01/17 22:43(15年前)

1^F推horsehead:檢查一下 Clock path 的延遲是不是大於data path 的延遲01/17 22:49

7^F推horsehead:不要加那些有的沒的吧..用timing constraint 去下delay01/18 16:37

8^F→horsehead:的參數比較好01/18 16:37

Re: [問題] 關於CPLD的速度問題

[ Electronics ]13 留言, 推噓總分: +5

作者: horsehead - 發表於 2009/01/13 01:12(15年前)

2^F→horsehead:那就是我說的另依情形看一下原始碼吧01/13 01:28

6^F→horsehead:不一定有錯要一根根去檢查有些是真的你把它指定1 or 001/13 01:33

7^F→horsehead:有些是被化減所以要一根一根看01/13 01:33

8^F→horsehead:應該是不行實體繞出來只有50幾妳可能要問一下提供01/13 01:35

9^F→horsehead:文件給你的人是用在哪顆device上01/13 01:36

13^F→horsehead:哈哈哈英文太爛了真是抱歉 @@01/13 09:16

[問題] verilog 組合邏輯的delay

[ Electronics ]9 留言, 推噓總分: +3

作者: pdgwu - 發表於 2008/10/27 04:16(15年前)

3^F推horsehead:你是使用altera的maxii對吧去quartus ii 裡面的10/27 23:35

4^F→horsehead:assignment editor 下 tpd 的 timing constraint10/27 23:36

5^F→horsehead:指定最小tpd數值但是每個晶片都有其optimize的極限10/27 23:38

6^F→horsehead:所以不一定會過如果無法達成就只能改你電路架構了10/27 23:38

7^F推horsehead:不過把tpd用timing constraint從18改成10應該還可以10/27 23:42

8^F→horsehead:就先試試看吧10/27 23:42

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