[問題] SOC encounter的問題

看板Electronics作者 (修行)時間15年前 (2009/01/17 22:43), 編輯推噓5(5推 0噓 8→)
留言13則, 7人參與, 5年前最新討論串1/4 (看更多)
請問我在用SOC encounter作physical design時， hold time一直都過不了(WNS是負值)要怎麼解決？ 我已經試過Timing Optimization，還是不行。 重新physical design好幾次都不行。 Hold time violation都是出現在register to register。 我只是上課需要設計一個很小的電路， 應該只是哪裡有設定不妥吧！？ -- 西方三聖：http://p8.p.pixnet.net/albums/userpics/8/3/553683/1193661731.jpg
《佛說阿彌陀經》http://web.cc.ncu.edu.tw/~93501025/amtf.doc 十一面觀音咒：http://file.buda.idv.tw/music/DBZFY04.mp3 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.115.220.219
推
01/17 22:49, , 1F
檢查一下 Clock path 的延遲是不是大於data path 的延遲
01/17 22:49, 1F
推
01/17 23:25, , 2F
你就加個delay cell 在 end path register 上啊
01/17 23:25, 2F
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01/18 07:48, , 3F
請問要如何加？加在哪個步驟？是加在design compiler合成出
01/18 07:48, 3F
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01/18 07:49, , 4F
來的netlist嗎？是手動加嗎？
01/18 07:49, 4F
推
01/18 09:57, , 5F
在RTL裡面寫 我要再這個register後面放兩個inverter
01/18 09:57, 5F
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01/18 11:53, , 6F
當然是加在 netlist, 盡量不將intances寫在RTL內
01/18 11:53, 6F
推
01/18 16:37, , 7F
不要加那些有的沒的吧..用timing constraint 去下delay
01/18 16:37, 7F
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01/18 16:37, , 8F
的參數比較好
01/18 16:37, 8F
推
01/19 22:13, , 9F
5樓的想必跟我一樣被新人問到煩了...
01/19 22:13, 9F
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01/20 07:41, , 10F
感謝各位。我用Design compiler重新合成解決問題了。
01/20 07:41, 10F
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01/20 07:42, , 11F
就是在compoile design的時候有一個fix hold time only選項。
01/20 07:42, 11F
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11/11 14:56, , 12F
來的netlist嗎？ https://daxiv.com
11/11 14:56, 12F
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01/04 21:52, 5年前 , 13F
感謝各位。我用Desi https://muxiv.com
01/04 21:52, 13F
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文章代碼(AID): #19SUwInM (Electronics)
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