[心得] HDL合成

看板Electronics作者 (修行)時間15年前 (2009/04/07 07:52), 編輯推噓6(6推 0噓 49→)
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一般我們都說Verilog中initial是"不能合成"的。 其是所謂的"不能合成"，有兩種意義，一種是"不可能合成"， 另一種是"合成器不支援"。 "不支援"比起"不可能"還有周旋餘地。 "不可能"把話說死了，即使未來的工藝技術(state of the art) 再怎麼進步都不可能合成出來的意思。 事上很多HDL語法僅僅只是當代的state of the art不支援罷了。 也沒人證明出哪一個HDL語法保證不可能合成。 但有standard規定哪些語法保證可合成，例如[1]： IEEE 1364.1 Verilog register transfer level synthesis 我以前一直說initial語法不能合成。 今天我看IEEE 1364.1發現initial在某些情況下是可合成的。 例如以下這個範例[1](原始的code有點bug，我稍微修改了一下)： ~~~~~~~~~~~~~~~~~~~~~~~rom_2dimarray_initial.v~~~~~~~~~~~~~~~~ module rom_2dimarray_initial ( output wire [3:0] z, input wire [2:0] a); reg [3:0] rom[7:0]; initial begin rom[0] = 4'b1011; rom[1] = 4'b0001; rom[2] = 4'b0011; rom[3] = 4'b0010; rom[4] = 4'b1110; rom[5] = 4'b0111; rom[6] = 4'b0101; rom[7] = 4'b0100; end assign z = rom[a]; endmodule ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ 這在Xilinx ISE 8.2i是可以合成出來的。我跑過post-layout simulation也是正確的。 其實這code是在model一個ROM。 所以，說"當代合成器不支援某個語法"，會比說"不能合成"的好。 因為"不能合成"有兩種意思。 [1] IEEE, "IEEE 1364.1 Verilog register transfer level synthesis," http://ieeexplore.ieee.org/Xplore/dynhome.jsp -- 西方三聖：http://p8.p.pixnet.net/albums/userpics/8/3/553683/1193661731.jpg
《佛說阿彌陀經》http://web.cc.ncu.edu.tw/~93501025/amtf.doc 十一面觀音咒：http://file.buda.idv.tw/music/DBZFY04.mp3 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.115.220.219 ※ 編輯: zxvc 來自: 140.115.220.219 (04/07 07:53)
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其實說"大多數的合成器不能合成"也不錯，因為沒有把話說死。
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那應該算是書本的問題巴~時代會進步
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早期的書這樣寫並不算錯誤~現在幾乎都可以這樣合成了
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那是因為你用FPGA的緣故才能和成出initial
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如果今天你是在asic design flow 裡依然不行
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你想想看你所認識的邏輯閘有那些東西可以兜出initial
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FPGA因為他也算一顆ASIC 他有內部的RESET信號
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他是利用一開始的RESET去初始化
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所以並非是用邏輯閘去兜出來
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數位任何電路都是邏輯閘變成的 想想哪個邏輯閘可以和成
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該FUNCTION 就知道何不合理
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推
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同意樓上。在學習HDL之前應加強對邏輯閘的認識。
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推
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他寫的電路是單純的組合邏輯 應該沒有啥reset問題吧?!
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抱歉 沒看到REG 當我沒說 不過要寫ROM我也不會這樣寫
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推
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囧 再修正一下 剛剛在ISE試過了是純組合邏輯沒錯 突然腦殘
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h大，ROM只是純combinational circuit，不需要reset訊號。
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我用Design Compiler 2004合成，的確有看到忽略initial的訊
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息。合成(compile)可以過，但最後的電路不是我要的ROM。
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initial在這種code所model的東西，並不是一個什麼初始化的
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電路。所以ISE可以合得出來，並不是因為它可以合你說的這種
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initial電路。而Design Compiler之所以不能合，我認為只是它
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不完全支援IEEE 1364.1。
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Design Compiler怎麼會笨到不能合ROM？
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只不過要用Design Compiler合ROM要用另外一種寫法。
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況且說我上面code可以合是IEEE 1364.1自己說可以合的
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IEEE 1364.1何必說一個不能合的code可以合呢？
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所以這只是Design Compiler 2004不支援IEEE 1364.1的標準。
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推
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這邊非常抱歉 我沒看清楚你寫的code
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依你的設計模式和成一個ROM是OK的
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一開使我誤以為又有人要在暫存器上給初始值了
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所以是我誤會你了 這邊說聲抱歉
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h大，沒關係。不過這種寫法還是少寫為妙，我目前只有ISE合得
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出來ROM。其它都合出一些很怪的東西。
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Quartus II 9.0合出來的電路gate-level模擬結果是錯的。
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Design Compiler合出z訊號全是0。
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Cadence RTL Compiler也是忽略initial敘述。
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推
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大部分的FPGA開電後，先把資料從SRAM/Flash搬移到cell內，
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所以可以指定每個bit的initial value
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雖然initail合成rom看來只能在ise用, 我也不會這樣用,
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但我大推這篇文章, 因為對tool有深入瞭解是成為好的
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designer的必要條件
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推
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說個故事 某家design house的某顆chip, 用了不少由
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memory compiler產生的sram blocks, 後來才發現
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ower ring width是可以設定的 若設成跟競爭對手一樣寬,
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die cost可減少好幾角NTD... 那顆chip是低價大量
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的產品, 每顆差幾角, 一個月至少差好幾十萬
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整個1-2年的life cycle就差好幾百萬了
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因只是沒人仔細去study memory compiler的設定...
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power ring width... 發現時已量產一段時間了...
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p大，ISE合出來的真的只是一個combinational的ROM。SRAM是
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sequantial circuit。
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這是ISE合出上面code的RTL schematic:
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如果今天你是在asic https://noxiv.com
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