Re: [問題] 關於CPLD的速度問題

看板Electronics作者horsehead時間15年前 (2009/01/13 01:12)推噓5(5推 0噓 8→)

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作者: horsehead ( NNNN) 看板: Electronics 標題: Re: [問題] 關於CPLD的速度問題時間: Tue Jan 13 01:12:03 2009 ※ 引述《may5566 (舞)》之銘言： : 新手提問 : 最近在用maxEPM7064SLC44-10的CPLD做簡單的計數器 : 因為需要用100Mhz去計數 : 所以就寫了一個最簡單的計數器用MAXPLUSII跑模擬 : 但為何CLOCK設為100Mhz時計數出來的波型結果卻是錯的 : 用timing analyzer看registered performance則只能跑到55Mhz : 設CLOCK為50Mhz才可以正常計數 : 照理說這顆不是可以跑到175Mhz嗎? ^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^ 妳這邊說他可以跑到175Mhz 是依何根據 ? 基本上每個fpga/pld 是有其內部速度的上限但是你電路的設計複雜度不同他所能表現出來的極速也不一樣吧我想你所謂的175Mhz是他的極限妳如果想要在不更動device的狀況下要加速除了在timing constrain 動手腳外就是要改變你電路的設計架構 (不過要從50變100可能要改架構甚至換晶片才有辦法達到) : 更奇怪的是把一樣的程式拿到Quartus II跑則又可以跑到100Mhz : 這樣不知道要怎麼看了 : 請問CPLD可以跑的最高頻率到底要怎麼看呢? 妳這邊的可以跑100是什麼樣情況下呢 ? 妳是在模擬時餵一個時脈100Mhz的patern進去發現有正常計數嗎如果是的話請看一下quartus II Simulation的設定如果他是設定為 function simulation的話那是有可能發生100也可以跑出正常波形妳必須改為timing simulation他的時間延遲參數才會出現在波形裡面這樣你才能看到正確的波形另外你如果是在Q2的timing report 看到100很有可能是你的程式編寫風格不是很好存在一些模糊的敘述基本上如果你的coding style 很嚴謹不管用哪套軟體合成出來的電路都是一樣的但是就怕有些不是很嚴謹的敘述又不到語法錯誤的地步軟體就會自動猜測你的想法幫你合成電路這樣很多時候就會發生他猜錯你的想法把很多東西化減掉妳的電路結構就變簡單了速度也上去了當然功能也不正確了這時妳要看一下妳的警告訊息是不是有很多信號被stacked gnd or vcc 就可以得知 ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.228.82.52 ※ 編輯: horsehead 來自: 61.228.82.52 (01/13 01:19) ※ 編輯: horsehead 來自: 61.228.82.52 (01/13 01:26) ※ 編輯: horsehead 來自: 61.228.82.52 (01/13 01:27)

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may5566

01/13 01:27, , 1^F

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horsehead

01/13 01:28, , 2^F

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may5566

01/13 01:30, , 3^F