[問題] Verilog問題

看板Electronics作者 (藍色感覺)時間15年前 (2009/03/01 19:50), 編輯推噓8(8推 0噓 14→)
留言22則, 7人參與, 5年前最新討論串1/1
Verilog 寫完 code要給別人,但是不想給別人看太多, 有辦法將重要部份的code包住, 然後用呼叫的方式嗎? 而包住的部份,對方也看不了.... 類似DLL方式或EXE,或library... 但是要lib別人沒法開...只能用... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.195.194.110 ※ 編輯: BlueFeel 來自: 123.195.194.110 (03/01 19:53)
推
03/01 19:57, , 1F
Cadence Verilog-XL 可以加密，選項 "+protect"
03/01 19:57, 1F
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03/01 19:58, , 2F
Cadence 網站上的 user guide 裡面有範例可以參考
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03/01 20:10, , 3F
我是使用Quartus的Verilog
03/01 20:10, 3F
※ 編輯: BlueFeel 來自: 123.195.194.110 (03/01 20:12)
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03/01 21:31, , 4F
用一堆合成不了的語法寫給他 科科
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推
03/01 21:53, , 5F
妳可以使用VQM Writer 把它寫成VQM的格式
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03/01 21:54, , 6F
雖然打開仍可以看到程式碼 但是那個格式是看不出你程式
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03/01 21:55, , 7F
是寫成什麼樣子的
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推
03/01 22:25, , 8F
可以加密 `protect `endprotect
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03/01 22:25, , 9F
可以介紹一下如何使用嗎?看起來....VQM方法是OK的.
03/01 22:25, 9F
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03/01 22:26, , 10F
c大,我不是用Cadence耶~^^'
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推
03/01 23:07, , 11F
quartusii --> processing --> start --> VQM Writer
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推
03/01 23:10, , 12F
要記得先compiler過喔
03/01 23:10, 12F
推
03/02 00:02, , 13F
4F ... XD
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03/02 01:29, , 14F
哇賽!!真的看不動耶!!謝謝h大.
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03/02 01:30, , 15F
T大見笑了!!我只會寫基本的Code,其它功能今天第一次用XD
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03/02 01:31, , 16F
順便問一下,VQM.把換成.v檔給對方,它可以合成成功,對吧?
03/02 01:31, 16F
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03/02 01:32, , 17F
合成的結果跟動作都會正常.....對吧?
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03/02 01:33, , 18F
現在開始在煩腦,對方問我程式的語意...我怎麼解說了XD
03/02 01:33, 18F
推
03/02 09:28, , 19F
當然可以成功合成囉
03/02 09:28, 19F
推
03/02 09:32, , 20F
妳不用改副檔名 直接把VQM當成一般的source file 使用
03/02 09:32, 20F
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11/11 15:00, , 21F
c大,我不是用Cade https://muxiv.com
11/11 15:00, 21F
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01/04 21:53, 5年前 , 22F
當然可以成功合成囉 https://muxiv.com
01/04 21:53, 22F
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