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作者 Mauder 在 PTT [ Electronics ] 看板的留言(推文), 共346則
限定看板：Electronics
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1F→:不教time domain就沒有甚麼物理意義 就沒有甚麼sense了01/22 04:10
2F→:Laplace transform只是一個工具 很難讓人建立電路直覺01/22 04:11
5F→:若應用在元件值比值上的電路 應該是套用device matching的01/09 21:52
6F→:特性 不是devcie本身的製程變異量 我記得以matching來說01/09 21:53
7F→:TSMC提供的製程資料說明p+ poly w/o silicide比n+ poly w/o01/09 22:01
8F→:poly來的好一些 但這是指正常使用device matching layout的01/09 22:03
9F→:情形得到的結果01/09 22:03
10F→:寫錯了 是n+ poly w/o silicide才對01/09 22:09
1F→:首先 先確定你的電路的電阻值是要絕對值準確 還是要相對準01/08 03:15
2F→:確 所謂matching指的電路裡的相同特性元件值是接近的 通常01/08 03:17
3F→:而言我們會希望電路特性不要和元件的絕對值相關 因為就像你01/08 03:17
4F→:說得通常會有10%以上的變異 如果電路特性是跟元件值彼此的01/08 03:18
5F→:比值有關係 那我就只需要把兩個電阻值做的很接近就好01/08 03:19
6F→:結論就是 如果你要求絕對值準確 那就用n+ 要相對值準確就p+01/08 03:20
8F→:類比還不至於找不到工作吧...更何況在清交11/23 12:23
8F推:是上清大電子所嗎? 清大做ic設計在電機所 如果要做電路在11/19 12:03
9F→:清大電子所選擇會蠻少 交大電子所反而是以作電路為主11/19 12:06
10F→:不過若是想做半導體或材料方面 清大電子老師可以慢慢挑 聽11/19 12:07
11F→:說今年清大才從美國伊利諾大學挖回兩位教授 已經當清大院長11/19 12:10
1F推:推~11/18 14:38
1F→:強調一下 因為pole zero接近 因此這個現象在頻譜上可能看不11/18 13:25
2F→:出任何異常 PM也不會降低 但是step response會settle很久11/18 13:27
3F→:有興趣可以到這裡看看 有詳細解答還有參考paper11/18 13:28
4F→:http://www.edaboard.com/thread67868.html 放心無毒11/18 13:28
2F→:抱歉 小弟想要知道的是Barkhausen Criteria如何判定close11/11 14:28
3F→:loop系統出現了右半平面的pole? 樓上大大說的是open loop11/11 14:29
4F→:下的右半平面pole11/11 14:31
5F→:Barkhauseng是利用open loop phase margin去判定close loop11/11 14:48
6F→:是否穩定 open loop有沒有右半平面的pole 並無法知道close11/11 14:50
7F→:loop會不會有右半平面的pole11/11 14:50
11F→:高階filter通常close loop gain是1 但是open loop不是 PM看11/12 03:05
12F→:的是open loop的gain11/12 03:06
16F→:通常filter會設計成close loop gain是1 因為filter通常只會11/12 14:54
17F→:設計讓passband內的訊號直接送到output 但也可以自己設計11/12 14:56
18F→:close loop gain要多少11/12 14:56
19F→:我說的close loop gain就是filter的DC gain 還是我們彼此搞11/12 14:58
20F→:錯意思了?11/12 14:59
21F→:想問一下x大 為什麼LPF gain是1的時候不太去注意PM呢?11/12 15:00
22F→:雖然gain是1 但是這是close loop的gain PM是要看open loop11/12 15:00
25F→:比如說一個三階的LPF常常會用到三級integrator 等於是有三11/13 17:22
26F→:個低頻的pole 這樣PM往往不合格 但怎麼沒人去擔心它會不穩11/13 17:23
27F→:定呢? open loop是三級integrator gain很大 close loop起11/13 17:23
28F→:來就會是1了11/13 17:24
1F→:這是最直觀的方法 我覺得是正確的 不過VSG實際上會是VDD的10/29 01:12
2F→:函數 因為current source的channel length modulation使得10/29 01:12
3F→:VSG不是一個constant 仔細算的話要把這情況考慮進去 個人意10/29 01:13
4F→:見給你參考10/29 01:13
5F→:不過我有點搞混了 你的電路是SCP+diode connected load嗎?10/29 01:19
9F→:SCP-source couple pair 我指的diode connected就是bias那10/29 14:49
10F→:邊10/29 14:51
11F→:因為我看到標題是differential pair 所以才問到SCP10/29 14:53
3F→:DAC是mixed-mode電路 沒有在分analog或digital的DAC 要用哪10/27 21:05
4F→:一種組態的DAC要看應用 如果是low-speed high resolution10/27 21:05
5F→:sigma-delta是很好的選擇 但是如果頻寬較寬則必須考慮使用10/27 21:07
6F→:一般Nyquist rate的DAC 速度雖快但是resolution較低 power10/27 21:08
7F→:跟cost較高 但是選擇不只一種 可以互相trade-off 給你參考10/27 21:10