Re: [問題] 請問一種verilog的語法..
※ 引述《sasako (smile~^^)》之銘言：
: ※ 引述《bakerly (bakerly)》之銘言：
: : ^
: : 問題出在這裡..
: : wire 宣告是可以用逗號分開
: : 可是如果你同時作assign 的動作時一次只能給一個
: : 不能用逗號來分開
: : 你用兩行wire 來宣告應該就可以了
: 我後面那個","並不是在宣到第二個wire 那個是參照之前人家教的語法
: XXX.XXX.XXX,[x:x](wire_name)
: 簡單講就是
: 把我要取出的訊號線 assign給test中宣告的一條wire
: 在同一個module可能會寫"wire A=B;" 只不過現在這個B在別的module裡面...
: 所以我也是參考範例的語法，所以不知道這樣寫哪裡有錯...
: 所以逗點後面的那條線的名稱，指的是其他module裡面宣告的線..
: 並不是我在test中宣告的
所以你的意思是 TOP_LDPC_Decoder.RF_Access_For_LLR.MA,ready_to_decode_output
是一個訊號?
那這個名字就是錯的，名字裡面不可能出現","
重講一次
verilog 允許從別的module 裡拿訊號來看
TB----A
|-B
|-C--D
|-E-s1
你要在tb裡看e的s1訊號怎麼看...
直接在你的TB 裡要看訊號的地方用(TB).A.C.E.s1取代
或是assign ABC = (TB).A.C.E.s1;
然後拿ABC來用
XXX.XXX.XXX,[x:x](wire_name)這個是錯的
verilog 的名字裡面不可以出現","要指bus的話XXX.XXX.XXX[x:x]
就可以
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◆ From: 203.66.222.12
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09/20 21:07, , 2F
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