[問題] 請問一種verilog的語法..

看板Electronics作者 (smile~^^)時間18年前 (2007/09/19 14:55), 編輯推噓2(2推 0噓 2→)
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在test中 聽說可以引入module A中的module B中的....某一條線 就是說我可以不需要把某一條線牽到最外部(top)的module.. 依然可以可以在test引用這條線... 請問有人知道這種語法嗎？ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.114.25.119
推
09/19 15:05, , 1F
top.XXX.XXX.XXX
09/19 15:05, 1F
推
09/19 15:10, , 2F
top是module name or instant name???
09/19 15:10, 2F
→
09/19 15:14, , 3F
或是麻煩舉個例子...
09/19 15:14, 3F
→
09/19 17:45, , 4F
把整個結構寫出來top(最上層).A.B.name
09/19 17:45, 4F
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