Re: [問題] 請問一種verilog的語法..
※ 引述《bakerly (bakerly)》之銘言：
: ※ 引述《sasako (smile~^^)》之銘言：
: : 推 tkhan:error的message是？.. 09/20 00:08
: : → tkhan:感覺少了最上層... 09/20 00:09
: : → tkhan:最好學會怎麼看懂compiler出現的錯誤message.. 09/20 00:10
: : 感謝回應
: : wire ready_to_decode_output = TOP_LDPC_Decoder.RF_Access_For_LLR.MA,
: ^
: 問題出在這裡..
: wire 宣告是可以用逗號分開
: 可是如果你同時作assign 的動作時一次只能給一個
: 不能用逗號來分開
: 你用兩行wire 來宣告應該就可以了
我後面那個","並不是在宣到第二個wire 那個是參照之前人家教的語法
XXX.XXX.XXX,[x:x](wire_name)
簡單講就是
把我要取出的訊號線 assign給test中宣告的一條wire
在同一個module可能會寫"wire A=B;" 只不過現在這個B在別的module裡面...
所以我也是參考範例的語法，所以不知道這樣寫哪裡有錯...
所以逗點後面的那條線的名稱，指的是其他module裡面宣告的線..
並不是我在test中宣告的
: : ready_to_decode_output;
: : |
: : ncvlog: *E,EXPEQL (final_test.v,136|90): expecting an equal sign ('=')
: : [3.2.1][6.1(IEEE)].
: : 這是他出現的東西
: : 說真的 看不太懂...
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.132.144.169
※ 編輯: sasako 來自: 220.132.144.169 (09/20 15:06)
→
09/20 15:54, , 1F
09/20 15:54, 1F
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