Re: [問題] 請問一種verilog的語法..

看板Electronics作者 (smile~^^)時間18年前 (2007/09/20 01:22), 編輯推噓0(0推 0噓 1→)
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推
09/20 00:08,
error的message是？..
09/20 00:08
→
09/20 00:09,
感覺少了最上層...
09/20 00:09
→
09/20 00:10,
最好學會怎麼看懂compiler出現的錯誤message..
09/20 00:10
感謝回應 wire ready_to_decode_output = TOP_LDPC_Decoder.RF_Access_For_LLR.MA, ready_to_decode_output; | ncvlog: *E,EXPEQL (final_test.v,136|90): expecting an equal sign ('=') [3.2.1][6.1(IEEE)]. 這是他出現的東西 說真的 看不太懂... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.132.144.169
→
09/20 07:58, , 1F
LLR.MA,ready? 怎麼有逗號 而且top應該是你的testbench吧?
09/20 07:58, 1F
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