Re: [問題] 請問一種verilog的語法..
※ 引述《sasako (smile~^^)》之銘言：
: 推 tkhan:error的message是？.. 09/20 00:08
: → tkhan:感覺少了最上層... 09/20 00:09
: → tkhan:最好學會怎麼看懂compiler出現的錯誤message.. 09/20 00:10
: 感謝回應
: wire ready_to_decode_output = TOP_LDPC_Decoder.RF_Access_For_LLR.MA,
^
問題出在這裡..
wire 宣告是可以用逗號分開
可是如果你同時作assign 的動作時一次只能給一個
不能用逗號來分開
你用兩行wire 來宣告應該就可以了
: ready_to_decode_output;
: |
: ncvlog: *E,EXPEQL (final_test.v,136|90): expecting an equal sign ('=')
: [3.2.1][6.1(IEEE)].
: 這是他出現的東西
: 說真的 看不太懂...
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 203.66.222.12
推
09/20 14:48, , 1F
09/20 14:48, 1F
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