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討論串[問題] 請問一種verilog的語法..

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Re: [問題] 請問一種verilog的語法..

推噓2(2推 )留言2則，0人參與作者bakerly (bakerly)時間18年前 (2007/09/20 17:00)資訊

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所以你的意思是 TOP_LDPC_Decoder.RF_Access_For_LLR.MA,ready_to_decode_output. 是一個訊號?. 那這個名字就是錯的，名字裡面不可能出現",". 重講一次. verilog 允許從別的module 裡拿訊號來看. TB----A. |-B.

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Re: [問題] 請問一種verilog的語法..

推噓0(0推 )留言1則，0人參與作者sasako (smile~^^)時間18年前 (2007/09/20 14:56)資訊

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我後面那個","並不是在宣到第二個wire 那個是參照之前人家教的語法. XXX.XXX.XXX,[x:x](wire_name). 簡單講就是. 把我要取出的訊號線 assign給test中宣告的一條wire. 在同一個module可能會寫"wire A=B;" 只不過現在這個B在別的module

(還有50個字)

Re: [問題] 請問一種verilog的語法..

推噓1(1推 )留言1則，0人參與作者bakerly (bakerly)時間18年前 (2007/09/20 12:47)資訊

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^. 問題出在這裡... wire 宣告是可以用逗號分開. 可是如果你同時作assign 的動作時一次只能給一個. 不能用逗號來分開. 你用兩行wire 來宣告應該就可以了. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 203.66.222.12.

Re: [問題] 請問一種verilog的語法..

推噓0(0推 )留言1則，0人參與作者sasako (smile~^^)時間18年前 (2007/09/20 01:22)資訊

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感謝回應. wire ready_to_decode_output = TOP_LDPC_Decoder.RF_Access_For_LLR.MA,. ready_to_decode_output;. |ncvlog: *E,EXPEQL (final_test.v,136|90): expecti

Re: [問題] 請問一種verilog的語法..

推噓1(1推 )留言5則，0人參與作者sasako (smile~^^)時間18年前 (2007/09/19 23:52)資訊

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不懂.... 依照我現在寫法. wire ready_to_decode_output =. TOP_LDPC_Decoder.RF_Access_For_LLR.MA,ready_to_decode_output;. TOP_LDPC_Decoder是test引用top module的instan

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