Re: [問題] 請問一種verilog的語法..

看板Electronics作者 (smile~^^)時間18年前 (2007/09/19 23:52), 編輯推噓1(1推 0噓 4→)
留言5則, 2人參與, 最新討論串2/6 (看更多)
推
09/19 15:05,
top.XXX.XXX.XXX
09/19 15:05
推
09/19 15:10,
top是module name or instant name???
09/19 15:10
→
09/19 15:14,
或是麻煩舉個例子...
09/19 15:14
→
09/19 17:45,
把整個結構寫出來top(最上層).A.B.name
09/19 17:45
不懂... 依照我現在寫法 wire ready_to_decode_output = TOP_LDPC_Decoder.RF_Access_For_LLR.MA,ready_to_decode_output; TOP_LDPC_Decoder是test引用top module的instant name RF_Access_For_LLR是top module裡面引用的其他module 的instant name.. 以此類推 ready_to_decode_output 是一個module中宣告的訊號線 並不是in out port，只是單純宣告wire 總之compile有error 不知道是哪裡有錯... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.114.25.119
推
09/20 00:08, , 1F
error的message是？..
09/20 00:08, 1F
→
09/20 00:09, , 2F
感覺少了最上層...
09/20 00:09, 2F
→
09/20 00:10, , 3F
最好學會怎麼看懂compiler出現的錯誤message..
09/20 00:10, 3F
→
09/20 09:45, , 4F
感覺你是要看某個信號的Timing但在TOP Pgae時沒宣告
09/20 09:45, 4F
→
09/20 09:48, , 5F
他是個output port.只宣告他是個internal wire.
09/20 09:48, 5F
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