作者 wildwolf 在 PTT [ Electronics ] 看板的留言(推文), 共96則

[ Electronics ]82 留言, 推噓總分: +15

作者: slo20195 - 發表於 2023/03/08 16:42(1年前)

4^F→wildwolf: 這些 cell 的輸入如果不一樣，不重跑行嗎?03/08 20:59

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作者: creation - 發表於 2022/11/27 09:42(1年前)

1^F→wildwolf: 上位者都落後了，電阻難道還輪得到他來決定。11/27 10:48

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作者: bruce38296 - 發表於 2022/07/05 14:33(1年前)

1^F→wildwolf: 1. 輸入 root 密碼，登錄 shell07/05 16:11

2^F→wildwolf: 2. fsck -y /dev/sda407/05 16:12

3^F→wildwolf: 另外，這裡不是 Linux 版07/05 16:12

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作者: wasai - 發表於 2022/06/29 08:19(1年前)

1^F→wildwolf: 先用 clk_div_2 triggered 的 DFF 存入資料後，再按照一06/29 14:55

2^F→wildwolf: 般 CDC 的做法，將資料交換到 "clk" domain 那邊。06/29 14:56

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作者: ilovegarnett - 發表於 2022/04/26 16:44(2年前)

5^F→wildwolf: 可以在 synthesis set_max_delay 和 set_min_delay04/27 09:16

6^F→wildwolf: 然後都設一樣的就好了04/27 09:16

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作者: neperstock - 發表於 2022/03/08 20:46(2年前)

1^F→wildwolf: 英文翻譯是說你的系統時間設定有問題03/09 12:12

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作者: andyping - 發表於 2021/08/10 15:18(2年前)

1^F→wildwolf: 沒什麼影響08/10 16:58

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作者: horsehead - 發表於 2021/06/22 19:52(2年前)

4^F→wildwolf: assign SDA = (條件2) ? 1'b1 : 1'bz ;06/23 10:44

5^F→wildwolf: 上面那行如果是這樣的話，電路光模擬就會出現 unknown06/23 10:45

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作者: PolarBearCat - 發表於 2021/05/28 16:30(3年前)

1^F推wildwolf: 你要做的是把合成 gate-level 檔案打開來看05/29 08:38

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作者: e758e - 發表於 2021/05/24 17:03(3年前)

2^F→wildwolf: 有 default 值(寫在前面或是最後有 else)就不會有 latch05/25 07:50

3^F→wildwolf: 所以只有第三個例子會有latch產生，跟 quartus 結果相符05/25 07:52

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