[問題] T18 IOPAD訊號模擬問題

看板Electronics作者 (北極熊)時間3年前 (2021/05/28 16:30), 編輯推噓4(4推 0噓 17→)
留言21則, 5人參與, 3年前最新討論串1/1
我是T18 cell based的，在DC合成後(我先包好IOPAD再進行合成)，用Ncverilog跑模擬，當模擬時的clk週期小於10ns的時候，會出現clk訊號可以傳入IOPAD模組，可是無法從IOPAD模組傳入我設計的模組，IOPAD的輸出到我的模組會出現 unknow 訊號(只限於clk那根腳才有這個問題，其他的輸入都沒問題)，以下是我DC合成給的constraints，想請問大家有什麼解決方法 set cycle 5.6 set_operating_conditions -min_library fast -min fast -max_library slow -max slow set_wire_load_model -name tsmc18_wl10 -library slow set_driving_cell -lib_cell PDIDGZ -library tpz973gvwc -no_design_rule [all_inputs] set_load 40 [all_outputs] create_clock -period $cycle [get_ports clk] set_dont_touch [get_cells ipad_*] set_dont_touch [get_cells opad_*] set_dont_touch_network [get_clocks clk] set_fix_hold [get_clocks clk] set_clock_uncertainty 0.2 [get_clocks clk] set_clock_latency 0.5 [get_clocks clk] set_input_transition 0.5 [all_inputs] set_clock_transition 0.1 [all_clocks] set_input_delay -max 0.5 -clock clk [remove_from_collection [all_inputs] [get_ports clk]] set_input_delay -min 0.3 -clock clk [remove_from_collection [all_inputs] [get_ports clk]] set_output_delay -max 1 -clock clk [all_outputs] set_output_delay -min 1 -clock clk [all_outputs] set_max_fanout 10 [all_inputs] set_max_ transition 0.5 [all_inputs] set_high_fanout_net_threshold 0 uniquify set_fix_multiple_port_nets -all -buffer_constants [get_designs *] set case_analysis_with_logic_constants true -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.129.58.140 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1622190645.A.572.html
推
05/29 08:38, 3年前 , 1F
你要做的是把合成 gate-level 檔案打開來看
05/29 08:38, 1F
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05/29 12:15, 3年前 , 2F
後來我有試過 不管有沒有合成 只要模擬的module的cl
05/29 12:15, 2F
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05/29 12:15, 3年前 , 3F
k連接太多reg就會出現這樣的情況
05/29 12:15, 3F
推
05/29 13:12, 3年前 , 4F
你的意思是RTL也出錯 ?
05/29 13:12, 4F
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05/29 13:14, 3年前 , 5F
隔空抓藥: 我猜你要嘛叫到沒有內容的cell 或是有那裡
05/29 13:14, 5F
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05/29 13:14, 3年前 , 6F
violation 又或者是那一根被optimized掉了
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05/29 14:10, 3年前 , 7F
回樓上 可是頻率放慢 模擬就會對
05/29 14:10, 7F
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05/29 14:10, 3年前 , 8F
線都有接好 我猜是pad無法驅動太多分支的clk
05/29 14:10, 8F
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05/29 14:11, 3年前 , 9F
的確在rtl就會出錯 而去只限10ns以下才會 10ns以上
05/29 14:11, 9F
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05/29 14:11, 3年前 , 10F
就都正確
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05/29 16:56, 3年前 , 11F
頻寬問題？
05/29 16:56, 11F
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05/29 17:25, 3年前 , 12F
有看sdf檔 發現是iopad clk那條延遲太大 無法處理高
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05/29 17:25, 3年前 , 13F
頻信號
05/29 17:25, 13F
推
05/29 18:40, 3年前 , 14F
前端沒辦法解high fanout, 要用post-sim或是ideal clk
05/29 18:40, 14F
推
05/29 23:08, 3年前 , 15F
對 這個就是我講的violation 你看一些report會有
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05/29 23:09, 3年前 , 16F
warning 出現 這解法就是 h板友說的ideal clk你先
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05/29 23:10, 3年前 , 17F
過了前面再用cts 去跑 tsmc .18我好久沒用了 最近都
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05/29 23:11, 3年前 , 18F
在用skywater orz 但tsmc .18的極限應該就是在100M
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05/29 23:12, 3年前 , 19F
是沒錯的 通常這類你在長clk io/trace都會要特別調
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05/29 23:13, 3年前 , 20F
你要post-sim調也可以 但....我覺得這通常會長很歪
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05/29 23:13, 3年前 , 21F
如果各位有什麼post-sim比較好的調法也請告訴我吧Q_Q
05/29 23:13, 21F
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