[問題] 關於via打在mos gate 上的疑問
各位前輩好
最近在layout 上遇到一個疑問
mos layout 的結構是active region 長一層gate layer
因為之前建std cell 時我的via有時會打在gate和active region上面
請問這個對於mos來說會有什麼影響嗎？
有聽前輩說這個出點位置盡量避免
因為會造成gate 容易turn on
然而我的drc 都pass
據說是跟cmp製程有關?
想問板上強者提供一些意見 謝謝
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