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作者 ViewMoon 在 PTT [ Electronics ] 看板的留言(推文), 共181則

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[問題] Desgin Compiler addsub合成

[ Electronics ]9 留言, 推噓總分: +3

作者: chrispherd - 發表於 2011/06/09 22:01(14年前)

1^F推ViewMoon:自己用 gate level 兜, or instantiation 一個06/09 22:49

2^F→ViewMoon:Designware IP06/09 22:49

8^F→ViewMoon:你的目的是什麼 ? 還有種方法是改 RTL 把不同 expression06/13 20:27

9^F→ViewMoon:放在不同 module, 然後 bottom-up synthesis06/13 20:28

[問題] Design for Testbility要避免他置換元件

[ Electronics ]4 留言, 推噓總分: 0

作者: coolderek29 - 發表於 2011/06/08 00:05(14年前)

1^F→ViewMoon:你很好玩, 寫了一堆, 卻不寫 error message 是什麼06/08 06:22

2^F→ViewMoon:試試 set_scan_element false [get_designs mem_pr1 ...]06/08 06:23

[問題] verilog

[ Electronics ]28 留言, 推噓總分: +5

作者: ccjin - 發表於 2011/06/04 14:43(14年前)

1^F推ViewMoon:以你的例子是 inv, 所以沒差, 若是 complex comb. logic06/05 01:56

2^F→ViewMoon:請查 retiming 相關 topic06/05 01:56

3^F→ViewMoon:不論 IC/FPGA, 都沒有精準 1ns delay 的作法06/05 01:58

4^F→ViewMoon:最接近的方法可能會是, 用 10GHz clock sync 它十次...ha06/05 01:59

5^F推ViewMoon:對了,你第一個問題,case2能保證 glitch-free,這在 CDC06/05 02:02

6^F→ViewMoon:or 其它特殊場合用得到06/05 02:02

16^F推ViewMoon:若 synthesised design 只有你寫的 RTL, 可以預期 case106/05 23:11

17^F→ViewMoon:也是 glitch-free, 否則, 即使是如 inv 之類的 simple06/05 23:12

18^F→ViewMoon:logic, 都不要預期 case1 會是 glitch-free06/05 23:12

19^F→ViewMoon:請說明你的應用, 1ns 是可以容許多不精準 ? (請用數字量06/05 23:15

20^F→ViewMoon:化), design 若預期用 delay cell 去作什麼, 大部分都06/05 23:16

21^F→ViewMoon:是 dangerous design06/05 23:16

22^F→ViewMoon:尤其是在 FPGA 更是如此06/05 23:20

[問題] FSM的size

[ Electronics ]3 留言, 推噓總分: 0

作者: Qoo2 - 發表於 2010/11/06 11:19(15年前)

1^F→ViewMoon:log 是 log2 嗎 ? "2*" 看起來是用 F/F size 去概估11/08 09:28

2^F→ViewMoon:combational circuit 的 size, I 是指 input 全部 sync11/08 09:29

3^F→ViewMoon:一次, output 只指 sync 後才 output11/08 09:30

[心得] Verilog使用nonblocking assignment解ꠠ…

[ Electronics ]19 留言, 推噓總分: +5

作者: zxvc - 發表於 2010/08/24 19:44(15年前)

1^F推ViewMoon:sunburst 上的 paper 是好物,在我初學時獲益良多深受啟發08/24 20:48

2^F→ViewMoon:q <= d 最好寫成 q <= #1 d; 一是為了 waveform 易 check08/24 20:50

3^F→ViewMoon:另外它也反映 gate level simulation 時, clock edge 的08/24 20:51

4^F→ViewMoon:相位超前 q transition point 的事實08/24 20:52

5^F→ViewMoon:還有一個原因是, 我遇過加或不加 #1, 導致 simulation08/24 20:53

6^F→ViewMoon:result 不同, 原因可能是 dff0/dff1 clock 不同, 但這兩08/24 20:55

7^F→ViewMoon:個 clock 是同一 clock group, 加 #1 比較不會遇到08/24 20:56

8^F→ViewMoon:simulator 牌子不同而不同的結果08/24 20:57

Re: [問題] design compiler後counter(計數器)總是 …

[ Electronics ]4 留言, 推噓總分: +1

作者: zxvc - 發表於 2010/08/21 11:25(15年前)

1^F推ViewMoon:3-to-1MUX意思是對的,實務作法沒有規定,只要能被test08/21 13:24

2^F→ViewMoon:procedure描述就好,可以看http://ppt.cc/wjp6 的fig.408/21 13:24

3^F→ViewMoon:又fast ATE clock 的作法在實務上"很貴",所以一般是用08/21 13:30

4^F→ViewMoon:chip 自振PLL clock, 或PLL clock再除頻也行08/21 13:31

Re: [問題] design compiler後counter(計數器)總是 …

[ Electronics ]66 留言, 推噓總分: +10

作者: Acme - 發表於 2010/08/19 21:42(15年前)

20^F→ViewMoon:不同chain可以有相同DFT clk,也可以同一chain混不同DFT08/20 23:11

21^F→ViewMoon:clk,但要用 lockup latch之類的方式解決潛在的skew問題08/20 23:13

22^F→ViewMoon:at-speed在capture時是用normal clock,此時並不限制08/20 23:14

23^F→ViewMoon:normal clk 需為PLL,是generated clock 也不是不能作08/20 23:15

24^F→ViewMoon:fixing clock 指的是讓它可 controllable08/20 23:17

25^F→ViewMoon:以zxvc例子,10時,讓除頻clock能在capture_en時送出08/20 23:20

26^F→ViewMoon:test procedure 能辨認的 clock pulse 即可08/20 23:21

27^F→ViewMoon:BTW,當clock tree fanouts 越大, generated clock 比起08/20 23:23

28^F→ViewMoon:gated clock 會顯得缺點較多,又當chip要作ATPG的話08/20 23:24

29^F→ViewMoon:ripple counter的好處都不存在了,反而顯得麻煩08/20 23:25

30^F→ViewMoon:沒事不要用 ripple counter,除非不作ATPG08/20 23:26

31^F→ViewMoon:也不作FPGA08/20 23:26

34^F→ViewMoon:gating clock可以選擇在 clock tree 靠近 source 端作08/21 13:26

35^F→ViewMoon:或靠近FF作(ICG),但generated clock只能選靠近source08/21 13:27

36^F→ViewMoon:另外是因為generated clock FF/CK 不是 sink pin08/21 13:28

37^F→ViewMoon:當fanout 太大造成latency很大時,APR有時怪怪的08/21 13:29

38^F→ViewMoon:說真的,若是single phase design,generated clock 都可以08/21 13:32

39^F→ViewMoon:簡單用 gated clock 取代, double phase design 也行08/21 13:33

40^F→ViewMoon:只是麻煩多了,不然 FPGA 怎麼作...還好 synplify pro08/21 13:34

41^F→ViewMoon:新版都有 support 這類轉換08/21 13:35

43^F→ViewMoon:timing 無法滿足,有點像是APR放棄那個CTS了08/21 15:08

48^F→ViewMoon:和 source clock / generated clock 有關, 和 source08/21 16:01

49^F→ViewMoon:是否為 PLL 無關08/21 16:02

50^F→ViewMoon:skew 部分, 可以去看 ICG 的好處, 大概就可以知道不用08/21 16:03

51^F→ViewMoon:ICG 的壞處了, 不過我覺得 fanout F/F 若只有兩三千個的08/21 16:04

52^F→ViewMoon:話, 應還不致於要使用到 ICG08/21 16:04

53^F→ViewMoon:PLL作除頻器如前面我推文說的,指的應不是IC08/21 16:36

54^F→ViewMoon:generated clock 若要和 source clock 同一 clock group08/21 16:36

55^F→ViewMoon:應是確認它在同一 global clock, FPGA 用 PLL 作除頻08/21 16:37

56^F→ViewMoon:也是可以,但請考量FPGA上的PLL是有限的,我覺得會有這種08/21 16:38

57^F→ViewMoon:說法應是未正確設定成同一 clock group, 導致 FPGA 有08/21 16:39

58^F→ViewMoon:skew 問題, 又找不出原因, 最後發現用PLL除頻解決了skew08/21 16:40

59^F→ViewMoon:問題,才會有除頻用PLL比FF好的說法08/21 16:40

60^F→ViewMoon:至於IC上,若2^N除頻明明用幾個FF就兜得出來的東西08/21 16:41

61^F→ViewMoon:就不會想要用PLL去除頻了,因為,PLL cost也很高,power也高08/21 16:42

Re: [問題] design compiler後counter(計數器)總是 …

[ Electronics ]34 留言, 推噓總分: +5

作者: zxvc - 發表於 2010/08/13 20:46(15年前)

28^F推ViewMoon:"最好用PLL來作除頻器"應是指FPGA而言吧,FPGA用DFF除頻08/18 21:59

29^F→ViewMoon:也可以,但要確定有被compiler轉成gated clock形式08/18 22:00

30^F→ViewMoon:另,FPGA不要用ripple counter,IC若要作ATPG,也不適ripple08/18 22:01

[問題] design compiler後counter(計數器)總是出現violation

[ Electronics ]5 留言, 推噓總分: +3

作者: maxwellee - 發表於 2010/08/11 21:04(15年前)

3^F推ViewMoon:FF/Q 若作為 generated clock, 最好避免再有 path 到其它08/19 00:34

4^F→ViewMoon:FF 的 D pin, 所以可能有兩個 FF, 它們的 D 都接同樣來源08/19 00:35

5^F→ViewMoon:但一顆的 Q 是接到其它 FF/D, 一顆的Q 是接到其它 FF/CK08/19 00:36

Re: [問題] 如何計算cell-based實現的IC gate coun …

[ Electronics ]5 留言, 推噓總分: 0

作者: zxvc - 發表於 2010/07/17 10:55(15年前)

5^F→ViewMoon:unit 是由各 library provider 決定, 沒有規定08/26 23:34

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