[問題] verilog

看板Electronics作者 (半年之後你會變怎樣)時間14年前 (2011/06/04 14:43), 編輯推噓5(5推 0噓 23→)
留言28則, 6人參與, 最新討論串7/9 (看更多)
請問如果 我有兩個訊號 A 跟 B A跟B是反相 (case 1) assign B = ~A; always@(posedge clk) begin if(rst) A<=0; else A<=~A; end (case 2) always@(posedge clk) begin if(rst) A<=0; B<=1; else A<=~A; B<=~B; end 這兩個寫法 B的輸出 在 case1 用 inverter 輸出 跟 case2 用 reg 敲過 效果會差很多嗎 順道問一下 FPGA 除了 IODELAY 我還有什麼元件 可以把訊號 做 1ns 單位 的 delay 嗎 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.195.15.55 ※ 編輯: ccjin 來自: 123.195.15.55 (06/04 15:16)
推
06/05 01:56, , 1F
以你的例子是 inv, 所以沒差, 若是 complex comb. logic
06/05 01:56, 1F
→
06/05 01:56, , 2F
請查 retiming 相關 topic
06/05 01:56, 2F
→
06/05 01:58, , 3F
不論 IC/FPGA, 都沒有精準 1ns delay 的作法
06/05 01:58, 3F
→
06/05 01:59, , 4F
最接近的方法可能會是, 用 10GHz clock sync 它十次...ha
06/05 01:59, 4F
推
06/05 02:02, , 5F
對了,你第一個問題,case2能保證 glitch-free,這在 CDC
06/05 02:02, 5F
→
06/05 02:02, , 6F
or 其它特殊場合用得到
06/05 02:02, 6F
推
06/05 02:28, , 7F
相差無幾
06/05 02:28, 7F
→
06/05 08:00, , 8F
thx. 不一定要很精準 1ns 如果我用 and 閘串好幾級呢
06/05 08:00, 8F
→
06/05 08:00, , 9F
我對元件的特性不太了解 所以不知道串幾級會有delay多少
06/05 08:00, 9F
→
06/05 08:01, , 10F
還有 inveter 還會有 glitch 我真的不知道. 我以為他已經夠
06/05 08:01, 10F
→
06/05 08:01, , 11F
單純了 只是一個 CMOS
06/05 08:01, 11F
推
06/05 10:05, , 12F
1ns delay是要作什麼用途？
06/05 10:05, 12F
→
06/05 21:07, , 13F
1.在這個CASE下沒差。 2. altera 叫"lcell" xilinx 我不知
06/05 21:07, 13F
→
06/05 21:08, , 14F
不過FPGA的delay不會準.同樣的cell每次繞出來結果都不太一
06/05 21:08, 14F
→
06/05 21:09, , 15F
樣
06/05 21:09, 15F
推
06/05 23:11, , 16F
若 synthesised design 只有你寫的 RTL, 可以預期 case1
06/05 23:11, 16F
→
06/05 23:12, , 17F
也是 glitch-free, 否則, 即使是如 inv 之類的 simple
06/05 23:12, 17F
→
06/05 23:12, , 18F
logic, 都不要預期 case1 會是 glitch-free
06/05 23:12, 18F
→
06/05 23:15, , 19F
請說明你的應用, 1ns 是可以容許多不精準 ? (請用數字量
06/05 23:15, 19F
→
06/05 23:16, , 20F
化), design 若預期用 delay cell 去作什麼, 大部分都
06/05 23:16, 20F
→
06/05 23:16, , 21F
是 dangerous design
06/05 23:16, 21F
→
06/05 23:20, , 22F
尤其是在 FPGA 更是如此
06/05 23:20, 22F
→
06/05 23:55, , 23F
謝謝各位高手的見解 我了解delay是個要注意的設計
06/05 23:55, 23F
→
06/05 23:56, , 24F
設計就不方便討論了 目前只是想把訊號做 1~3ns delay
06/05 23:56, 24F
→
06/05 23:58, , 25F
準度不用很準 只要確定真的有delay超過 1ns就好
06/05 23:58, 25F
→
06/05 23:58, , 26F
即使溫度跟電壓有影響到
06/05 23:58, 26F
→
08/13 19:13, , 27F
不論 IC/FPGA, https://muxiv.com
08/13 19:13, 27F
→
09/17 23:07, , 28F
謝謝各位高手的見解 https://daxiv.com
09/17 23:07, 28F
‣ 更多 ccjin 的文章
文章代碼(AID): #1DwTGToi (Electronics)
討論串 (同標題文章)
完整討論串 (本文為第 7 之 9 篇)：
排序： 最新先 | 最舊先 | 留言數
問題
1
1
Re: [問題] verilog Re: verilog
zxvc
14年前, 10/29
問題
[問題] verilog verilog
ray0129
14年前, 10/29
問題
5
28
[問題] verilog verilog
ccjin
14年前, 06/04
問題
5
9
[問題] verilog verilog
ccjin
14年前, 05/30
問題
1
2
[問題] verilog verilog
ccjin
14年前, 05/12
問題
0
3
[問題] verilog verilog
howardkan
17年前, 10/26
問題
2
6
[問題] verilog verilog
peterstun
18年前, 01/09
在新視窗開啟完整討論串 (共9篇)
‣ 更多 ccjin 的文章
文章代碼(AID): #1DwTGToi (Electronics)