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作者 hank821017 在 PTT [ Electronics ] 看板的留言(推文), 共40則

限定看板：Electronics

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[問題] 邏輯合成後的電路無延遲

[ Electronics ]6 留言, 推噓總分: +4

作者: spurslover - 發表於 2021/07/04 23:42(4年前)

4^F→hank821017: 有產生sdf然後貼(annotate)回去嗎07/05 03:55

[問題] Verilog code 控制訊號問題

[ Electronics ]10 留言, 推噓總分: +3

作者: spurslover - 發表於 2021/06/25 19:09(4年前)

8^F推hank821017: 如果你的module1是沒辦法等的(例如他前面接了一個sens06/27 15:02

9^F→hank821017: or會一直倒資料) 或是module1&2吃不同的clk，那就照上06/27 15:03

10^F→hank821017: 面大大講的用fifo。否則我推簡單的ready/request FSM06/27 15:05

[問題] Verilog 狀態機問題

[ Electronics ]15 留言, 推噓總分: +5

作者: td2100106 - 發表於 2021/06/12 02:42(4年前)

14^F→hank821017: https://imgur.com/8rqG3by06/12 11:50

15^F→hank821017: 看不懂你的y是拿來幹麻的不過x的部分可以給你當參考06/12 11:58

[請益] Synthesis遇到的問題

[ Electronics ]14 留言, 推噓總分: +4

作者: whales4321 - 發表於 2020/11/21 20:00(5年前)

1^F推hank821017: 1. windows換行符號造成應該是你遠端編輯unix的檔案11/21 20:11

2^F→hank821017: 造成可以用dos2unix解決11/21 20:11

3^F→hank821017: 2. 我猜你用到模擬用behavior verilog model了，通常11/21 20:11

4^F→hank821017: 已經做好的ip直接抓他的db檔進去合成即可11/21 20:11

9^F推hank821017: 1.看起來像是讀檔案的時候有東西搞錯了，你要給的是11/24 00:46

10^F→hank821017: 檔案路徑。2.看你用什麼IP, 記憶體類型的話通常是會提11/24 00:47

11^F→hank821017: 供.v/.db/.lib...之類的。.v是拿來給你跑模擬用的，合11/24 00:48

12^F→hank821017: 成的話只需要放.db在searchpath裡面即可。但也有像是m11/24 00:49

13^F→hank821017: 大說的用flag選的.v, 那種就是要去找一下doc看要怎麼11/24 00:50

14^F→hank821017: 設才會對11/24 00:50

[問題] ncverilog 指令（ncseq_udp_delay)

[ Electronics ]11 留言, 推噓總分: +2

作者: b20415 - 發表於 2020/07/21 20:00(5年前)

1^F→hank821017: 試了一下改用-add_seq_delay 1ns可以保住原本的delay07/22 00:00

[問題] setup time and hold time

[ Electronics ]12 留言, 推噓總分: +4

作者: jqk147258369 - 發表於 2020/05/08 03:45(5年前)

4^F推hank821017: 印象中hold來自clk skew，setup來自clk skew+jitter05/08 19:03

5^F→hank821017: ，這樣是不是就保證setup>=hold? (for regular DFF)05/08 19:03

6^F→hank821017: 啊~這樣好像只代表clk uncertainty對於setup造成的影05/08 19:20

7^F→hank821017: 響比較大，沒辦法說最終的setup>=hold05/08 19:20

[問題] AI硬體加速器入門請教

[ Electronics ]15 留言, 推噓總分: +5

作者: ayn775437403 - 發表於 2020/03/30 20:58(5年前)

2^F→hank821017: https://www.rle.mit.edu/eems/wp-content/uploads/2003/31 01:59

3^F→hank821017: 17/11/2017_pieee_dnn.pdf03/31 01:59

[請益] Design Compiler如何合成memory

[ Electronics ]21 留言, 推噓總分: +2

作者: taufuck - 發表於 2019/03/19 01:48(6年前)

8^F→hank821017: macro合成只需要db就夠了，v是拿來給你模擬用的behavi03/19 08:15

9^F→hank821017: or model。把v從file list移除，否則他只會一直把beha03/19 08:15

10^F→hank821017: vior model當一般電路去合成03/19 08:15

[問題] NCverilog 如何節省 run time

[ Electronics ]3 留言, 推噓總分: +1

作者: tonyaids0705 - 發表於 2019/01/20 15:59(7年前)

1^F推hank821017: step1完成時先存snapshot，然後才load pattern01/20 23:59

2^F→hank821017: 然後重複 {更新pattern, restart snapshot}01/21 00:00

3^F→hank821017: ncsim的話好像指令就是save跟restart的樣子01/21 00:00

[問題] Artisan memory 使用已刪文

[ Electronics ]22 留言, 推噓總分: +3

作者: eamansf96xs - 發表於 2019/01/03 19:23(7年前)

9^F→hank821017: 在前期設計的時候就要先看一下面積，形狀跟功耗了01/05 15:07

10^F→hank821017: 確定規格之後就把他相關的東西全部吐出來(.v .db....)01/05 15:08

15^F推hank821017: 主要是看看#bits #words對應的面積跟功耗，他會告訴你01/05 19:03

16^F→hank821017: 長寬跟操作電流，然後自己算01/05 19:03

18^F→hank821017: 如果是你原文說的那個軟體，開起來之後右側就有個白底01/05 22:08

19^F→hank821017: 的表格01/05 22:08

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