[問題] NCverilog 如何節省 run time

看板Electronics作者 (Leave me alone)時間7年前 (2019/01/20 15:59), 編輯推噓1(1推 0噓 2→)
留言3則, 1人參與, 7年前最新討論串1/1
我現在 simulation 有很多個 Pattern 需要做測試，然後每個Pattern大致上分成兩個 Step. (每個 Pattern不一樣的地方在 Step 2) Step 1 : Wait Power on & Wait system ready. Step 2 : Testing Pattern. 不知道有沒有辦法先把Step 1 先跑完一遍simulation之後存成一個檔案(?)，讓電路當下的狀態都存起來。 接下來只要準備不同Pattern Step 2 即可，之後simulation 可以直接省下Step 1的時間。 Ex : read step 1 file -> V1 step 2 testing Pattern. read step 1 file -> V2 step 2 testing Pattern. read step 1 file -> V3 step 2 testing Pattern. -- Sent from my Windows -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.161.211.201 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1547971154.A.604.html
推
01/20 23:59, 7年前 , 1F
step1完成時先存snapshot，然後才load pattern
01/20 23:59, 1F
→
01/21 00:00, 7年前 , 2F
然後重複 {更新pattern, restart snapshot}
01/21 00:00, 2F
→
01/21 00:00, 7年前 , 3F
ncsim的話好像指令就是save跟restart的樣子
01/21 00:00, 3F
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