[問題] Verilog code 控制訊號問題

看板Electronics作者 (肥宅最後希望)時間4年前 (2021/06/25 19:09), 4年前編輯推噓3(3推 0噓 7→)
留言10則, 5人參與, 4年前最新討論串1/2 (看更多)
各位好～ 我目前碰到的問題是我有兩個module 其中一個module1負責輸出資料而module2負責分析結果並輸出 目前遇到的問題是第一個module丟資料時 假設現在丟第一筆資料給module2分析而module2還沒分析完第二筆資料又進來了 我目前想到的解決方法為把module2的輸出拿來當作module1的輸入 用狀態機的方式來呈現 當做完時才拉起來1 module1的第二筆資料才能在輸出 但是這樣有個問題是一開始執行的時候module2的output是沒有數值的 想請問各位大大有沒有什麼比較好的想法或是建議？ 希望能提供給我一點思考的方向 謝謝各位了 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.200.112.218 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1624619359.A.6DA.html
→
06/25 19:44, 4年前 , 1F
就一開始設為1就好了啊 module2的1就代表分析完輸出資料也
06/25 19:44, 1F
→
06/25 19:44, 4年前 , 2F
代表可接受資料 module1看到1就可以輸出 不然就是要等 那
06/25 19:44, 2F
→
06/25 19:44, 4年前 , 3F
當module2收到資料就設0 ， module1看到0就要等 不能輸出
06/25 19:44, 3F
推
06/25 20:06, 4年前 , 4F
如果分析的速度是固定的，也可以數cycle
06/25 20:06, 4F
→
06/25 21:48, 4年前 , 5F
pipeline+起始狀態預設?
06/25 21:48, 5F
推
06/26 00:22, 4年前 , 6F
asyc buffer-request 或是數cycle
06/26 00:22, 6F
→
06/26 00:23, 4年前 , 7F
你可以看看sync/async的設計 fifo設計
06/26 00:23, 7F
→ sep7015: +fifo 06/26 18:37 想請問一下我把flipflop 加在module1的後面但要怎麼控制什麼時候要丟資料的問題 因為還是沒辦法知道什麼時候module2已經處理完了
推
06/27 15:02, 4年前 , 8F
如果你的module1是沒辦法等的(例如他前面接了一個sens
06/27 15:02, 8F
→
06/27 15:03, 4年前 , 9F
or會一直倒資料) 或是module1&2吃不同的clk，那就照上
06/27 15:03, 9F
→
06/27 15:05, 4年前 , 10F
面大大講的用fifo。否則我推簡單的ready/request FSM
06/27 15:05, 10F
※ 編輯: spurslover (1.200.188.140 臺灣), 06/27/2021 16:44:03
‣ 更多 spurslover 的文章
文章代碼(AID): #1WrRbVRQ (Electronics)
‣ 更多 spurslover 的文章
文章代碼(AID): #1WrRbVRQ (Electronics)