[問題] ncverilog 指令 （ncseq_udp_delay)

看板Electronics作者 (b20415)時間5年前 (2020/07/21 20:00), 5年前編輯推噓2(2推 0噓 9→)
留言11則, 3人參與, 5年前最新討論串1/1
各位大大好， 小弟的電路因為有一部分是屬於gate level 所以需要在ncverilog後面加上這個指令 ncseq_udp_delay+1ns來避免假的hold time影響 電路的行為 但就在加入這個指令後，發現#delay的作用全消失了 例如： assign #1 A = B; 這個A就完全與B切齊 但如果是reg A <= #1 B; 這種就完全正常，有delay的功能 感覺#delay用在wire上被無效化了 想請問大大們有人知道這個指令的實際功用 以及 對#delay的影響嗎？ 網路上只能查到是賦予UDP時序電路一個delay而已 謝謝各位！ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.73.133.234 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1595332801.A.8F4.html
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07/22 00:00, 5年前 , 1F
試了一下 改用-add_seq_delay 1ns可以保住原本的delay
07/22 00:00, 1F
推
07/22 10:34, 5年前 , 2F
udp跟latch/ff 有關的
07/22 10:34, 2F
推
07/22 10:40, 5年前 , 3F
我在想是不是它自帶有把#取消的功能 因為兩個有衝突
07/22 10:40, 3F
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07/22 10:41, 5年前 , 4F
一般我會在postsim用 再把 delay取消
07/22 10:41, 4F
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07/22 10:41, 5年前 , 5F
所以你看到的delay 就是 ff來的
07/22 10:41, 5F
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07/22 10:42, 5年前 , 6F
+2ns 然後看是不是delay其實是變 2ns
07/22 10:42, 6F
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07/22 10:42, 5年前 , 7F
就代表你所有的#都被取消了
07/22 10:42, 7F
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08/10 19:59, 5年前 , 8F
謝謝各位的回覆，已知這個設定會使inter-assignment delay
08/10 19:59, 8F
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08/10 19:59, 5年前 , 9F
失效
08/10 19:59, 9F
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08/10, , 10F
後來的解法是使用1F大大說的，-add_seq_delay hierarchy<time>，
08/10, 10F
20:01
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08/10 20:01, 5年前 , 11F
讓部分module吃到#delay設定就好
08/10 20:01, 11F
※ 編輯: b20415 (114.137.167.247 臺灣), 08/10/2020 20:01:45 ※ 編輯: b20415 (114.137.167.247 臺灣), 08/10/2020 20:02:31 ※ 編輯: b20415 (114.137.177.60 臺灣), 08/11/2020 09:48:23
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