作者 Goodgybank 在 PTT 全部看板的留言(推文), 共137則

[問題] layout拉線一些問題(90nm)

[ Electronics ]27 留言, 推噓總分: +5

作者: Goodgybank - 發表於 2015/05/03 22:34(9年前)

4^F→Goodgybank: 圖我抓了幾個訊號出來 http://imgur.com/dqxXAwx05/03 23:58

5^F→Goodgybank: 上面2個是shift register出來的訊號05/03 23:59

6^F→Goodgybank: 第3個是由這些訊號經過一些邏輯運算的結果05/04 00:00

7^F→Goodgybank: 第4個是clk經過buffer後的clko05/04 00:01

8^F→Goodgybank: clko有用在蠻多地方的05/04 00:01

9^F→Goodgybank: 想問一下cc interference是指? 線與線之間寄生C問題?05/04 00:02

11^F→Goodgybank: 電源問題指的是我的vdd supply拉線嗎?05/04 00:09

12^F→Goodgybank: 這部分我只有用metal1跟metal2，然後通通連起來這樣05/04 00:10

22^F→Goodgybank: 目前把layout位置稍微調整，也就是一些訊號拉線盡量05/04 22:47

23^F→Goodgybank: 平均到各個點，還有就是global vdd gnd加粗(用到M7)05/04 22:47

24^F→Goodgybank: 目前看起來掉電壓的情況大概從1.2V掉到1.14V左右05/04 22:48

25^F→Goodgybank: 算是改善蠻多05/04 22:49

26^F→Goodgybank: 另外h大提到的glitch或是contention感覺也有可能05/04 22:50

27^F→Goodgybank: 因為我的shiftreg是用自己sizing的DFF兜的05/04 22:50

[問題] 電壓比較器問題(升壓電路)

[ Electronics ]14 留言, 推噓總分: +3

作者: Goodgybank - 發表於 2015/03/15 10:25(9年前)

10^F→Goodgybank: 感謝各位的意見~ 應該會直接用電阻做分壓然後大小以03/15 22:07

11^F→Goodgybank: 不影響輸出電流為主我是做SC的升壓~03/15 22:08

[問題] TSMC90nm MIM layout問題

[ Electronics ]10 留言, 推噓總分: +1

作者: Goodgybank - 發表於 2015/02/28 16:56(9年前)

1^F→Goodgybank: 只要是lvs report裡面有waring說我的這個cell02/28 19:30

2^F→Goodgybank: 他M8M9層是short circuit 因此不知道是否漏畫了東西02/28 19:31

5^F→Goodgybank: 所以MIM用的via 跟一般metal用的via是不同的?Y03/03 10:16

6^F→Goodgybank: 但我找了一下好像沒有其他Via能畫也沒Via89這東西03/03 10:17

[問題] 有關comparator問題~

[ Electronics ]6 留言, 推噓總分: +1

作者: Goodgybank - 發表於 2014/09/22 00:08(9年前)

3^F→Goodgybank: 製程目前還不確定以前lab有做過90的09/22 09:27

4^F→Goodgybank: 還是65的他是用lowVth去解決09/22 09:30

5^F→Goodgybank: 而輸入訊號就是我的Vout跟Vref去比較09/22 09:31

6^F→Goodgybank: 目前Vref傾向外灌09/22 09:32

[問題] multi-finger spice寫法與layout對應

[ Electronics ]14 留言, 推噓總分: +3

作者: Goodgybank - 發表於 2014/09/12 00:39(9年前)

2^F→Goodgybank: 了解 multiplier應該是MOS並聯這樣09/12 11:30

3^F→Goodgybank: 也就是w=40um m=1 相當於 w=4um m=10這樣09/12 11:30

4^F→Goodgybank: 原本40um的MOS 換成4um 然後10個並聯去推一樣意思09/12 11:31

5^F→Goodgybank: 想在問一下layout的畫法 finger指的是?plier指的又是?09/12 11:32

6^F→Goodgybank: http://www.ece.umn.edu/help/cadence/example2.html09/12 11:32

7^F→Goodgybank: 例如這個網站的fig2 他指的是說m=509/12 11:32

8^F→Goodgybank: 但我查許多finger的layout 為何gate根數又指finger呢?09/12 11:33

9^F→Goodgybank: 以前印象中gate根數就是指finger~09/12 11:34

12^F→Goodgybank: 原來如此感謝~~09/12 18:15

[問題] hspice跑SC電路一些問題

[ Electronics ]9 留言, 推噓總分: 0

作者: Goodgybank - 發表於 2014/07/17 23:56(10年前)

5^F→Goodgybank:所以是只用一級的SC是不可能直接升到2倍這樣~07/19 23:34

6^F→Goodgybank:畢竟那是理想情況有電流流過switch的Ron07/19 23:35

7^F→Goodgybank:就是會掉voltage07/19 23:35

8^F→Goodgybank:不過感覺這樣解釋好像不太對07/20 00:04

9^F→Goodgybank:所以可能要用兩級才能升到2V這樣07/20 00:04

[問題] interleaving SC DC-DC converter

[ Electronics ]8 留言, 推噓總分: +2

作者: Goodgybank - 發表於 2014/06/08 18:58(10年前)

1^F→Goodgybank:另外就是這部分跟PFM去regulate voltage是不是有06/08 19:08

2^F→Goodgybank:功能重疊到這樣?06/08 19:08

3^F→Goodgybank:還是說用PFM去穩壓只是讓我們最後輸出的電壓是我們06/08 19:09

4^F→Goodgybank:想要的Vref1/Vref2等等而要讓他ripple小還是要靠06/08 19:09

5^F→Goodgybank:+Cload 或是interleaving方式?06/08 19:10

[問題] PFM/PWM比較 (SC DC-DC)

[ Electronics ]6 留言, 推噓總分: +3

作者: Goodgybank - 發表於 2014/05/31 17:17(10年前)

5^F→Goodgybank:我想應該是ASIC的digital 應該不會用到MCU這麼大06/02 22:20

6^F→Goodgybank:剛查了一下原來還有burst mode 跟 skip mode06/02 22:20

[問題] RTL code合成問題

[ Electronics ]7 留言, 推噓總分: 0

作者: Goodgybank - 發表於 2014/05/10 09:56(10年前)

1^F→Goodgybank:在想是否為coding style問題05/10 09:58

2^F→Goodgybank:因為感覺z那些 tool是幫我合成wire?05/10 09:59

3^F→Goodgybank:那些reg我都是寫成 sequential電路05/10 09:59

4^F→Goodgybank:那些reg之後有用來判斷他們之間大小小的再給output05/10 10:00

5^F→Goodgybank:reg 不知道是否要寫成comb電路+seq電路會比較穩05/10 10:01

6^F→Goodgybank:因為以前都是直接寫seq 都沒有問題05/10 10:02

7^F→Goodgybank:解決了是set gating stytle 放錯地方XD05/11 13:48

[問題] verilog signed相關運算

[ Electronics ]4 留言, 推噓總分: +2

作者: Goodgybank - 發表於 2014/03/20 14:34(10年前)

2^F→Goodgybank:我目的就是讓他不做sign extension 只想做單純串接~03/20 15:42

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