[問題] layout拉線一些問題(90nm)
想請問各位layout上的一些問題
最近跑postsim
發現有些數位訊號可能在clk trigger時(大概20Mhz)
可能會從1.2V掉到0.9V，雖然之後會再充回1.2V，但會需要一點時間
而這些數位訊號是一些運算邏輯後的結果
而運算的結果，其走線必須拉的很長到另外一端(可能總長會有1000~1500um)
想請問以下一些問題
1. 造成這種會掉電壓的原因，是否是因為拉線拉很長的關係? (RC問題)
2. 再來解決的方法只能在中間加上buffer這樣?
(一般大概多長一段拉線，會需要加buffer來推他呢?)
3. 如果把運算的那些logic gate，將size加大，是否會好一些?
4. 假設把拉線的寬度拉寬(用較上層的metal)， R下降，C上升，再把線之間的距離拉遠
這種作法好嗎?
以上一些問題，請教在layout方面比較有經驗的人能指點一下
謝謝!!
想再問一個問題
當我clk進來時，會先接上buffer，之後再輸出給內部電路使用
內部電路有電壓比較器(clock-based comparator-latch)
以及non-overlapping電路使用
而clk訊號也會有掉電壓的情況
請問也是因為走線走太長的關係嗎?
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 122.116.226.46
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※ 編輯: Goodgybank (122.116.226.46), 05/03/2015 22:42:16
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