[問題] verilog signed相關運算

看板Electronics作者Goodgybank (學不會)時間11年前 (2014/03/20 14:34)推噓2(2推 0噓 2→)

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假設有以下幾種reg reg signed [7:0] e,f; reg signed [3:0] a,b,c,d; reg signed [15:0] g; 值分別給 e={a,b}; f={c,d}; 到這裡想請問 e跟f是否只是會單純做串接而不做sign extension 再來另一個問題以下這幾種寫法: 1. g=$signed (e[7:4]*f[3:0]); 2. g=$signed (e[7:4]) * $signed(f[3:0]); 哪種會做sign extension 或是兩種所做的sign extension是否會相同? 以上問題請教各位謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.228.128

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bxxl

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Goodgybank

03/20 15:42, , 2^F

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tkhan

03/20 23:15, , 3^F

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