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作者 andyping 在 PTT [ Electronics ] 看板的留言(推文), 共95則

限定看板：Electronics

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[問題] 詢問apr floorplan bus pin 的疑問 ?

[ Electronics ]6 留言, 推噓總分: +1

作者: andyping - 發表於 2025/08/09 19:00(5月前)

2^F→andyping: pin應該很難目前先加大面積看看10%左右08/11 16:00

[問題]Layout問題請益

[ Electronics ]12 留言, 推噓總分: +6

作者: Thille - 發表於 2024/01/28 20:05(1年前)

11^F推andyping: 工作的layout metal層數實際上是RD決定XD02/05 19:39

[問題] Layout多電壓源問題請教

[ Electronics ]15 留言, 推噓總分: +1

作者: beginner0602 - 發表於 2023/01/21 10:10(3年前)

14^F推andyping: 通常dnw距離較大 lup rule怕違反有可能是poly根數問題01/21 17:40

15^F→andyping: 或是沒有在適當距離圍guardring01/21 17:40

[問題] layout時gnd跟vdd用NIMP和PIMP包

[ Electronics ]19 留言, 推噓總分: +4

作者: ted010233 - 發表於 2021/11/17 15:11(4年前)

13^F推andyping: 以standard cell 組成的數位系統而言只要在適當距離加11/20 19:39

14^F→andyping: 上body符合latch up rule即可 guardring 則是數位系統b11/20 19:39

15^F→andyping: lock再圍一圈即可11/20 19:39

16^F→andyping: 但analog以及esd則無法 latch up 會有問題以及chip的11/20 19:39

17^F→andyping: 源頭電流會沒有一個基底小電流guardring 大概都不會需11/20 19:39

18^F→andyping: 要大電流但靠近pad以及esd 以及chip的外圍不夠粗的gu11/20 19:39

19^F→andyping: ardring ic會有大概率不會work11/20 19:39

[問題] Antenna rule metal層在layout 上的運算

[ Electronics ]4 留言, 推噓總分: +3

作者: andyping - 發表於 2021/08/27 18:30(4年前)

4^F→andyping: 謝謝建議08/27 21:14

[問題] via 打在gate 上與cmp製程的關係?已刪文

[ Electronics ]2 留言, 推噓總分: -1

作者: andyping - 發表於 2021/08/02 17:44(4年前)

2^F→andyping: 好08/03 12:38

[問題] latch、正反器如何自學

[ Electronics ]38 留言, 推噓總分: +12

作者: lueichun - 發表於 2021/06/28 21:12(4年前)

30^F推andyping: cmos 看p n mos的gate 是1還是0 慢慢就可以學latch07/01 08:40

[問題] 比較器問題與power grid問題請教

[ Electronics ]7 留言, 推噓總分: +2

作者: darksoul8507 - 發表於 2021/05/12 16:01(4年前)

3^F→andyping: 借問一下 power grid 是類似metal slot 的方式嗎？05/12 22:13

5^F→andyping: 謝謝05/13 16:41

[問題] 想請問lvs有關跟元件電容、二極體問題

[ Electronics ]23 留言, 推噓總分: +3

作者: ddfg - 發表於 2021/05/07 16:27(4年前)

1^F推andyping: source add是啥? 以一般mos為例05/07 23:00

2^F→andyping: 我目前遇過的lvs錯是05/07 23:00

3^F→andyping: 一種.sub是 mp mn開頭05/07 23:00

4^F→andyping: 另外一個calibre 會給一種定義各種元件的定義例如.su05/07 23:00

5^F→andyping: bckt model d g s sub05/07 23:00

6^F→andyping: 通常會給這種檔案的05/07 23:00

7^F→andyping: mos的spi定義會改成x開頭05/07 23:00

8^F→andyping: 例如mp0 out in vdd vdd model w l05/07 23:00

9^F→andyping: 改成xp0 out in vdd vdd model w l05/07 23:00

10^F→andyping: 這樣lvs才會對05/07 23:00

11^F→andyping: 有可能是command file的定義問題05/07 23:00

12^F→andyping: 但在那個spi裡面要把source 元件定義的.sub 看你使用05/07 23:03

13^F→andyping: 的元件把他寫進自己的spi檔裡面05/07 23:03

14^F→andyping: spi是你run lvs的spi05/08 07:47

15^F→andyping: 看起來你的source added裡面應該是有定義各model 的寫05/08 07:55

16^F→andyping: 法可以打開那個檔案把你要的model 複製到你run lvs的05/08 07:55

17^F→andyping: spi 或是.net .cdl檔看你實驗室用哪個05/08 07:55

18^F→andyping: 然後那個model 不要加w l05/08 07:55

19^F→andyping: 直接在你認不到元件的sp檔改成用x宣告05/08 07:55

20^F→andyping: 然後這樣用calibre lvs 選output spi檔的top cell 那個05/08 07:56

21^F→andyping: 東西會多出你新加的model 在裡面05/08 07:56

22^F推andyping: 還有不清楚站內信給我吧05/08 08:00

23^F推andyping: 這個問題拍個圖會比較好解決05/08 08:03

[請益] 2個問題..

[ Electronics ]22 留言, 推噓總分: +5

作者: creation - 發表於 2021/04/06 02:01(4年前)

1^F推andyping: 我回2 diode在電路設計上 bandgap 應該算一個只是他是04/06 06:03

2^F→andyping: bjt04/06 06:03

3^F→andyping: 因為我本身做layout 在一些需要Antenna rule 的訊號會04/06 06:03

4^F→andyping: 放上寄生二極體去解決antenna effect04/06 06:03

5^F→andyping: 倍壓二極體直接用mos取代就好04/06 06:04

6^F推andyping: 說錯了抱歉 bandgap 一般就是mos和bjt組成的04/06 12:28

7^F→andyping: diode 我只碰過寄生二極體04/06 12:29

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