[問題] via 打在gate 上與cmp製程的關係?已刪文

看板Electronics作者 (19930905)時間4年前 (2021/08/02 17:44), 4年前編輯推噓-1(0推 1噓 1→)
留言2則, 2人參與, 4年前最新討論串1/1
目前任職layout 工程師1年半多 剛剛聽前輩講到一個rule ex:0.5um 0.6um製程技術 via over gate forbidden 請問這個是在早期的製程技術才會發生嗎？ 或是CMP製程後就沒有這個限制了? 聽說會影響mos開關的東西 想請教懂製程也做過layout 的前輩 一直以為digital layout 是高度畫小 drc lvs pass -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.163.7.251 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1627897468.A.E4E.html
噓
08/03 12:13, 4年前 , 1F
foundry 的名稱遮掉吧 不怕被法務查水表嗎？
08/03 12:13, 1F
→
08/03 12:38, 4年前 , 2F
好
08/03 12:38, 2F
※ 編輯: andyping (111.248.21.151 臺灣), 08/03/2021 12:39:40
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