[問題] Layout多電壓源問題請教

看板Electronics作者 (A'N'D小宇宙)時間1年前 (2023/01/21 10:10), 編輯推噓1(1推 0噓 14→)
留言15則, 4人參與, 1年前最新討論串1/1
各位高手前輩們好 想請教幾個問題如下 1. Layout電路有3個電壓源分別為3.3V/-3.3V/1.8V 想請教會建議把-3.3V還是0V用DNW圍起來比較好，還是沒有差別 目前把-3.3V圍DNW(使用較少)，這樣PMOS的NW外圈圍的guardring是0V，防止寄生路徑的 效果會比較差嗎？ 2. 如果訊號可能超過正負3.3，那DNW的間距取DRC最小距離會不會有還是latch up的風險 感謝！ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 27.247.5.53 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1674267041.A.47B.html
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01/21 10:33, 1年前 , 1F
你操作沒超過工廠的約定範圍照drc 不會出事吧
01/21 10:33, 1F
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01/21 14:21, 1年前 , 2F
請參考fab文件，看NW-SUB and DNW-SUB 的電壓操作範圍
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01/21 14:21, 1年前 , 3F
未看先猜是3.3V，然後RA給1.1*VDD
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01/21 14:21, 1年前 , 4F
所以就你目前提供的資訊，結論就是你先接0V
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01/21 14:30, 1年前 , 5F
然後，討論PMOS的NW和寄生路徑，
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01/21 14:30, 1年前 , 6F
建議畫個cross section 來討論，有點抓不到你的問題
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01/21 14:35, 1年前 , 7F
2. 大電壓夾插的確更容易trigger latchup
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你的確可以用拉開距離降低風險，
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或是適當地增加保護電路
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01/21 15:07, 1年前 , 10F
超過了你需要下key才知道
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01/21 15:08, 1年前 , 11F
或是廠願意跟你透露更多實驗數據
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01/21 16:02, 1年前 , 12F
感謝解答！第一個問題主要是P-sub的電位選用0v或-3.
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01/21 16:02, 1年前 , 13F
3v對於PMOS間的防護能力會有差異嗎？
01/21 16:02, 13F
推
01/21 17:40, 1年前 , 14F
通常dnw距離較大 lup rule怕違反 有可能是poly根數問題
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01/21 17:40, 1年前 , 15F
或是沒有在適當距離圍guardring
01/21 17:40, 15F
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