Re: [問題] 關於鎖相迴路PLL的問題

看板Electronics作者obov (恩登)時間14年前 (2012/03/11 03:06)推噓5(5推 0噓 9→)

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※ 引述《transntu (Gmcycle)》之銘言： : PLL另外有一種應用較作CDR(clock data recovery)，這種電路 : 跟一般PLL不一樣的地方是他的輸入是數位的隨機資料而不是周期 : 性的訊號，他最重要的功能是萃取出高速數位data的clock，在這 : 種應用下通常輸入的訊號很髒(jitter很大)，VCO貢獻的noise相較 : 於輸入訊號相對來的小，在這種情況下我們會希望把BW盡可能調低 : ，讓迴路把來自輸入端的jitter濾除，因此絕大多數的pll based : CDR迴路頻寬都設計非常小，濾波器換算出來的電容值極大，因此 : CDR電容基本上都是off chip (路過單聊CDR) 其實"pll" based cdr一直都不是最主流，光通訊比較常看到，電通訊就比較少然後如果大家的課本又都是RAZAVI那本............. vco phase noise也不是完全正確正常業界是inductor能免則免，所以你的VCO很可能是ring osc ring osc long term jitter也是很嚇人低加上SSC cdr也可能完全鎖不住 BW也不是越小越好 SSC是一個問題，jitter tolerance基本上每種應用spec都定在那所以大概會有一個範圍 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 99.34.228.84

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mmonkeyboyy

03/11 03:09, , 1^F

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jamtu

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zongdesun

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