[問題] 關於鎖相迴路PLL的問題

看板Electronics作者 (zongde)時間14年前 (2012/03/11 00:25), 編輯推噓2(2推 0噓 6→)
留言8則, 1人參與, 最新討論串1/4 (看更多)
最近看劉深淵和楊清淵的鎖相迴路，看到討論雜訊的部分 將雜訊分為兩部分，輸入雜訊以及VCO的雜訊，首先說輸出對 輸入雜訊的轉移函數為分子一階分母二階，所以結論是要讓 迴路頻寬K盡可能的小。而VCO的的雜訊到輸出的轉移函數是 分子和分母都是二階，所以結論是為了消除高頻雜訊要盡可 能的調高迴路頻寬K。這兩個結論有點不太懂，如果以輸入雜 訊為例的話，我的想法是因為轉移函數的分子比分母階數低， 因此操作在高頻的時候雜訊就會被縮小，但是跟書上說的 要讓迴路頻寬K盡量的小聯想不太起來，這大約是書上的P16、 P17。順帶一問書上說當迴路不再遠小於輸入時脈頻率的時候 Z-Domain分析必須要考慮，這句話是什麼意思? 感謝各位的回答 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 1.160.220.148
推
03/11 01:31, , 1F
我不是做PLL的，直觀回答你
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03/11 01:31, , 2F
第一個的意思是，迴路頻寬越大，input總共積分的雜訊越多
03/11 01:31, 2F
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03/11 01:32, , 3F
迴路頻寬做小input高頻的雜訊比較進不來
03/11 01:32, 3F
推
03/11 01:33, , 4F
第二個的意思是，PLL他仍然不是一個完全連續時間的系統
03/11 01:33, 4F
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03/11 01:33, , 5F
CP也是開開關關，你只是用長期平均去看而已
03/11 01:33, 5F
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03/11 01:34, , 6F
當輸入時脈的頻率太高，必須考慮到這一點，就要用z-domain
03/11 01:34, 6F
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03/11 01:35, , 7F
有關z-domain的電路，可以先參考一般教科書裡switched-cap
03/11 01:35, 7F
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03/11 01:35, , 8F
的部份
03/11 01:35, 8F
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