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討論串[問題] 關於鎖相迴路PLL的問題
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#4
Re: [問題] 關於鎖相迴路PLL的問題
推噓8(8推 0噓 0→)留言8則，0人參與, 最新作者Cefilos (或許..未必..不過)時間14年前 (2012/03/13 23:58), 編輯資訊
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上述的說法,有些是不盡正確的.... 並不是 reference clock 被定住,就可以不用去管, 那 reference spur 呢?. 另外,在實作上由其是SOC裡, XTAL 的 PWR/GND 通常無法很乾淨,變成 ref jitter. 都是頻寬要考慮的地方... 以我們的實務做法,
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#3
Re: [問題] 關於鎖相迴路PLL的問題
推噓5(5推 0噓 9→)留言14則，0人參與, 最新作者obov (恩登)時間14年前 (2012/03/11 03:06), 編輯資訊
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(路過單聊CDR). 其實"pll" based cdr一直都不是最主流，光通訊比較常看到，電通訊就比較少. 然後如果大家的課本又都是RAZAVI那本.............. vco phase noise也不是完全正確. 正常業界是inductor能免則免，所以你的VCO很可能是ring os
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#2
Re: [問題] 關於鎖相迴路PLL的問題
推噓3(3推 0噓 6→)留言9則，0人參與, 最新作者transntu (Gmcycle)時間14年前 (2012/03/11 02:16), 編輯資訊
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小弟是PLL外行人，只是有稍微上過課. 基本上我這樣看，NOISE在你這邊我看成兩個來源. ，一個是來自VCO，另一個是來自參考頻率Fref。. PLL迴路特性對於Fref是一個Low pass的轉函數。. 對於VCO卻是一個High pass的轉移函數。. 這樣問題就來了，如果我今天PLL NOI
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#1
[問題] 關於鎖相迴路PLL的問題
推噓2(2推 0噓 6→)留言8則，0人參與, 最新作者zongdesun (zongde)時間14年前 (2012/03/11 00:25), 編輯資訊
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最近看劉深淵和楊清淵的鎖相迴路，看到討論雜訊的部分. 將雜訊分為兩部分，輸入雜訊以及VCO的雜訊，首先說輸出對. 輸入雜訊的轉移函數為分子一階分母二階，所以結論是要讓. 迴路頻寬K盡可能的小。而VCO的的雜訊到輸出的轉移函數是. 分子和分母都是二階，所以結論是為了消除高頻雜訊要盡可. 能的調高迴路頻
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